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公开(公告)号：CN106972036A
公开(公告)日：2017-07-21
申请号：CN201610910247.6
申请日：2016-10-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
CPC classification number: H01L27/1463 , H01L27/14621 , H01L27/14627 , H01L27/14636 , H01L27/1464 , H01L27/14685 , H01L27/14689 , H01L27/14605 , H01L27/14612 , H01L27/14683
Abstract: 本发明涉及具有改进的DTI结构的BSI图像传感器，及其相关的形成方法。在一些实施例中，BSI图像传感器包括设置在衬底内并且对应于多个像素区域的多个图像感测元件。深沟槽隔离(DTI)栅格设置在相邻的图像感测元件之间并且从衬底的上表面延伸至衬底内的位置。DTI栅格包括设置在衬底的上表面下方的气隙，该气隙具有被第一介电层包围的下部和被第二介电层密封的一些上部。本发明还提供了集成电路及其形成方法。
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公开(公告)号：CN104051419B
公开(公告)日：2017-06-06
申请号：CN201310463691.4
申请日：2013-10-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 本发明公开了一种堆叠式集成电路（IC）器件及方法。该堆叠式IC器件包括第一半导体元件。第一半导体元件包括第一衬底、第一衬底中的介电块以及形成在第一衬底上方的第一金属间介电层中的多个第一导电部件。该堆叠式IC器件还包括接合至第一半导体元件上的第二半导体元件。第二半导体元件包括第二衬底以及形成在第二衬底上方的第二金属间介电层中的多个第二导电部件。该堆叠式IC器件还包括连接在第一导电部件和第二导电部件之间的导电深互连插塞。导电深互连插塞通过介电块、第一金属间介电层和第二金属间介电层隔离。本发明还公开了用于堆叠式器件的互连结构。
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公开(公告)号：CN103489883B
公开(公告)日：2017-03-01
申请号：CN201310134088.1
申请日：2013-04-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146 , H01L21/027
CPC classification number: H01L21/0334 , H01L21/0337 , H01L27/14603 , H01L27/1464 , H01L27/14689
Abstract: 本发明公开了图像器件及其形成方法，其中图像传感器器件包括具有像素区和外围区的衬底。在外围区中蚀刻多个沟槽。第一沟槽的每一个均具有深度D1。在衬底上方形成掩模层。在像素区中，掩模层具有多个开口。间隔件形成在每个开口的内表面中。通过像素区中具有间隔件的每个开口蚀刻多个第二沟槽。第二沟槽的每一个均具有深度D2。深度D1大于深度D2。
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公开(公告)号：CN104425453A
公开(公告)日：2015-03-18
申请号：CN201310687197.6
申请日：2013-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768
CPC classification number: H01L27/14634 , H01L21/6835 , H01L21/6836 , H01L21/76805 , H01L21/76898 , H01L23/481 , H01L25/0657 , H01L25/16 , H01L25/50 , H01L27/14636 , H01L27/1464 , H01L2225/06544 , H01L2924/0002 , H01L2924/10253 , H01L2924/00
Abstract: 本发明提供了一种互连装置及其形成方法。将两个衬底（诸如晶圆、管芯、或晶圆和管芯）接合在一起。使用第一掩模形成部分地延伸至形成在第一晶圆上的互连件的第一开口。形成介电衬层，然后使用相同的掩模实施另一个蚀刻工艺。继续蚀刻工艺以暴露出形成在第一衬底和第二衬底上的互连件。用导电材料填充开口以形成导电插塞。本发明还公开了3DIC互连装置和方法。
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公开(公告)号：CN112447779A
公开(公告)日：2021-03-05
申请号：CN201911394510.0
申请日：2019-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146 , H01L23/552
Abstract: 本发明的各种实施例涉及包括设置在半导体衬底内的接垫的半导体结构及用于形成半导体结构的方法。半导体衬底具有后侧表面及与后侧表面相对的前侧表面。半导体衬底的上表面在垂直方向上低于后侧表面。接垫延伸穿过半导体衬底。接垫包括位于半导体衬底的上表面之上的导电主体以及从半导体衬底的上表面上方延伸到前侧表面下方的导电突出部。接垫的顶表面与半导体衬底的后侧表面之间的垂直距离小于导电突出部的高度。第一接垫隔离结构延伸穿过半导体衬底且横向地环绕导电突出部。
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公开(公告)号：CN112349736A
公开(公告)日：2021-02-09
申请号：CN202010124157.0
申请日：2020-02-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 一种包含接合焊盘隔离结构的半导体器件结构。半导体衬底具有背侧表面和与背侧表面相对的前侧表面。接合焊盘延伸穿过半导体衬底。接合焊盘隔离结构设置在半导体衬底内。接合焊盘隔离结构从半导体衬底的前侧表面延伸到背侧表面，并且围绕接合焊盘连续延伸。
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公开(公告)号：CN104733435B
公开(公告)日：2018-02-27
申请号：CN201410086767.0
申请日：2014-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768
CPC classification number: H01L25/0657 , H01L21/31051 , H01L21/31111 , H01L21/76805 , H01L21/76831 , H01L21/76832 , H01L21/76877 , H01L21/76898 , H01L23/481 , H01L24/24 , H01L24/80 , H01L24/82 , H01L24/91 , H01L25/50 , H01L2224/24051 , H01L2224/24146 , H01L2224/80895 , H01L2224/80896 , H01L2224/82031 , H01L2224/821 , H01L2224/92 , H01L2224/9202 , H01L2224/9212 , H01L2224/94 , H01L2225/06541 , H01L2924/12036 , H01L2924/00 , H01L2224/80001 , H01L2224/82 , H01L2224/8203
Abstract: 本发明提供了一种互连装置及形成该互连装置的方法。两个集成电路接合在一起。形成穿过其中一个衬底的第一开口。沿着第一开口的侧壁形成多层介电膜。一个或多个蚀刻工艺沿着第一开口的侧壁形成一个或多个间隔件型结构。形成从第一开口延伸至集成电路中的焊盘的第二开口。形成介电内衬，且用导电材料填充开口以形成导电插塞。
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公开(公告)号：CN104051423B
公开(公告)日：2018-02-16
申请号：CN201310322579.9
申请日：2013-07-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768
Abstract: 本发明提供互连装置和方法，其中，该方法包括：将第一芯片接合在第二芯片上；在第一芯片的非接合面上方沉积第一硬掩模层；在第一硬掩模层上方沉积第二硬掩模层；将第二硬掩模层用作第一蚀刻掩模来蚀刻第一半导体芯片的第一衬底；以及将第一硬掩模层用作第二蚀刻掩模来蚀刻第一芯片和第二芯片的IMD层。
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公开(公告)号：CN107316840A
公开(公告)日：2017-11-03
申请号：CN201710173055.6
申请日：2017-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/98 , H01L25/065
Abstract: 本发明实施例提供一种混合接合半导体晶片(wafer)的3DIC结构与方法。改进形成3DIC装置的半导体晶片的混合接合产率的方法包含第一与第二晶片具有在BEOL处理中沉积且图案化的虚设金属与主要金属。虚设金属图案的金属占据任何给定的虚设金属图案区域的表面积约40％至约90％。高虚设金属表面覆盖结合使用插槽传导垫，允许晶片表面的改进的平面化用于混合接合。平面化的晶片具有最小的外形差异，对应于小于约 的阶梯高度差异。平面化的第一与第二晶片对准，而后施加热与压力而混合接合；电介质至电介质，RDL至RDL。也可使用光刻控制实现约0.5mm至约1.5mm的WEE，以促进晶片边缘处的外形均匀性。用于混合接合的晶片的改进平面性造成所形成的3DIC装置的改进接合均匀性。
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