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公开(公告)号：CN116364644A
公开(公告)日：2023-06-30
申请号：CN202310422820.9
申请日：2019-02-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L21/683
Abstract: 本申请实施例涉及用于形成薄的绝缘体上半导体SOI衬底的方法。本申请案的各种实施例涉及一种以低成本且以低总厚度变动TTV形成薄的绝缘体上半导体SOI衬底的方法。在一些实施例中，在牺牲衬底上外延形成蚀刻停止层。装置层外延形成于所述蚀刻停止层上且具有不同于所述蚀刻停止层的结晶晶格。将所述牺牲衬底接合到处置衬底，使得所述装置层及所述蚀刻停止层处于所述牺牲衬底与所述处置衬底之间。去除所述牺牲衬底。使蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层。使用包括氢氟酸、过氧化氢及乙酸的蚀刻剂来执行所述蚀刻。
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公开(公告)号：CN110400774A
公开(公告)日：2019-11-01
申请号：CN201910118027.3
申请日：2019-02-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L21/683
Abstract: 本申请案的各种实施例涉及一种以低成本且以低总厚度变动TTV形成薄的绝缘体上半导体SOI衬底的方法。在一些实施例中，在牺牲衬底上外延形成蚀刻停止层。装置层外延形成于所述蚀刻停止层上且具有不同于所述蚀刻停止层的结晶晶格。将所述牺牲衬底接合到处置衬底，使得所述装置层及所述蚀刻停止层处于所述牺牲衬底与所述处置衬底之间。去除所述牺牲衬底。使蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层。使用包括氢氟酸、过氧化氢及乙酸的蚀刻剂来执行所述蚀刻。
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公开(公告)号：CN104425453B
公开(公告)日：2018-01-26
申请号：CN201310687197.6
申请日：2013-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768
CPC classification number: H01L27/14634 , H01L21/6835 , H01L21/6836 , H01L21/76805 , H01L21/76898 , H01L23/481 , H01L25/0657 , H01L25/16 , H01L25/50 , H01L27/14636 , H01L27/1464 , H01L2225/06544 , H01L2924/0002 , H01L2924/10253 , H01L2924/00
Abstract: 本发明提供了一种互连装置及其形成方法。将两个衬底（诸如晶圆、管芯、或晶圆和管芯）接合在一起。使用第一掩模形成部分地延伸至形成在第一晶圆上的互连件的第一开口。形成介电衬层，然后使用相同的掩模实施另一个蚀刻工艺。继续蚀刻工艺以暴露出形成在第一衬底和第二衬底上的互连件。用导电材料填充开口以形成导电插塞。本发明还公开了3DIC互连装置和方法。
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公开(公告)号：CN119153448A
公开(公告)日：2024-12-17
申请号：CN202411152289.9
申请日：2024-08-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64 , H01L23/52 , H01L21/768
Abstract: 本公开的各个实施例针对包括位于半导体衬底上面的薄膜电阻器(TFR)层的集成芯片。第一导电结构设置在TFR层的外部区域上。第一导电结构包括与垂直部分相邻的横向部分。垂直部分的高度大于横向部分的高度。覆盖结构设置在TFR层的中间区域上，并且邻接第一导电结构的垂直部分。本申请的实施例还涉及集成芯片及其形成方法。
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公开(公告)号：CN119108413A
公开(公告)日：2024-12-10
申请号：CN202411111626.X
申请日：2024-08-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L21/762
Abstract: 一种制造混合SOI衬底的方法，包括在半导体本体上外延生长牺牲层，然后外延生长上部半导体层。牺牲层可以是重掺杂的半导体。重掺杂允许牺牲层被选择性地蚀刻，同时使上部半导体层基本上完好无损。掩蔽半导体本体的SOI区，同时从半导体本体的外围区蚀刻上部半导体层和牺牲层。然后生长体半导体以替换外围区上的蚀刻层。穿过SOI区中的上部半导体层形成开孔，并且从上部半导体下方蚀刻牺牲层。然后可以用电介质填充开孔，从而在SOI区中的上部半导体层下方留下空腔。本申请的实施例还公开了混合绝缘体上半导体衬底、集成电路器件及其制造方法。
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Patent Agency Ranking
公开(公告)号：CN115497922A
公开(公告)日：2022-12-20
申请号：CN202210132799.4
申请日：2022-02-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64 , H01L23/522
Abstract: 本公开的各种实施例针对集成芯片(IC)。集成芯片包括衬底。电阻器上覆在衬底上。电阻器包括上覆在衬底上的电阻结构。电阻器还包括上覆并电耦合到电阻结构的导电接点。顶盖结构设置在导电接点上方，其中顶盖结构在导电接点的上表面上方横向延伸并沿导电接点的第一侧壁垂直延伸，使得顶盖结构的下表面设置在导电接点的下表面下方。
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公开(公告)号：CN102738185A
公开(公告)日：2012-10-17
申请号：CN201110217313.9
申请日：2011-07-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
CPC classification number: H01L27/14685 , H01L27/14623 , H01L27/14627 , H01L27/1464
Abstract: 本发明提供了一种图像传感器器件和用于制造图像传感器器件的方法。典型图像传感器器件包括：基板，具有前表面和后表面；多个传感器元件，设置在基板的前表面处，多个传感器元件中的每个都是可操作的，以感应朝向基板的后表面投射的辐射；辐射防护部件，设置在基板的后表面之上并且水平地设置在多个传感器元件中的每个之间；介电部件，设置在基板的后表面和辐射防护部件之间；以及金属层，沿着介电部件的侧壁设置。
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公开(公告)号：CN113206060B
公开(公告)日：2025-04-25
申请号：CN202110068123.9
申请日：2021-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L23/532 , H01L21/768
Abstract: 本发明的一部分涉及一种电感器结构及形成其的方法，所述电感器结构包括：刻蚀停止层，布置在内连结构之上，内连结构上覆在衬底上。磁性结构包括布置在刻蚀停止层之上的多个堆叠层。磁性结构包括比最顶层宽的最底层。第一导电配线与第二导电配线在磁性结构之上平行地延伸。磁性结构被配置成修改由第一导电配线及第二导电配线产生的磁场。图案增强层布置在磁性结构的最底层与刻蚀停止层之间。图案增强层具有第一厚度，且磁性结构的最底层具有小于第一厚度的第二厚度。
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公开(公告)号：CN108962924B
公开(公告)日：2021-10-15
申请号：CN201711269678.X
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 在一些实施例中，本发明实施例涉及形成用于集成芯片图像传感器的吸收增强结构的方法，其减小了由吸收增强结构的形成而产生的晶体缺陷。该方法可以通过在衬底的第一侧上方形成图案化的掩模层来实施。根据图案化的掩模层对衬底的第一侧实施干蚀刻工艺以限定沿着衬底的第一侧以周期性图案布置的多个中间突出件。对多个中间突出件实施湿蚀刻工艺以形成多个突出件。在多个突出件上方和之间形成一个或多个吸收增强层。湿蚀刻工艺去除可以不利地影响吸收增强结构的性能的中间突出件的损坏区域。
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公开(公告)号：CN104051433B
公开(公告)日：2017-06-13
申请号：CN201310302532.6
申请日：2013-07-15
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L23/522 , H01L21/31116 , H01L21/76898 , H01L2924/0002 , H01L2924/00
Abstract: 本公开提供了一种防止在半导体晶圆背侧的加工过程中产生电弧的方法。本方法包括在背侧上方沉积介电层以及在介电层上方沉积抗电弧层。抗电弧层是导电层，但不用于传导信号或电能。方法进一步包括蚀刻穿过半导体晶圆的多个材料层的开口。开口露出位于半导体晶圆的前侧的导电层。此外，本方法包括在开口中沉积导电层，以形成穿过晶圆的互连件。本文也公开了根据本方法制造的半导体晶圆。
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