-
公开(公告)号：CN107452595B
公开(公告)日：2019-10-08
申请号：CN201710293157.1
申请日：2017-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/285
Abstract: 本揭露提供半导体装置及其制造方法。所述半导体装置包含半导体结构、介电层、金属‑半导体化合物薄膜以及覆盖层。所述半导体结构具有上表面与侧面。所述介电层包围所述半导体结构的所述侧面，并且暴露所述半导体结构的所述上表面。所述金属‑半导体化合物薄膜位于所述半导体结构上，其中所述介电层暴露所述金属‑半导体化合物薄膜的表面的一部分。所述覆盖层包围由所述介电层暴露的所述金属‑半导体化合物薄膜的所述表面的所述部分，并且暴露所述介电层。
-
公开(公告)号：CN104425453B
公开(公告)日：2018-01-26
申请号：CN201310687197.6
申请日：2013-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768
CPC classification number: H01L27/14634 , H01L21/6835 , H01L21/6836 , H01L21/76805 , H01L21/76898 , H01L23/481 , H01L25/0657 , H01L25/16 , H01L25/50 , H01L27/14636 , H01L27/1464 , H01L2225/06544 , H01L2924/0002 , H01L2924/10253 , H01L2924/00
Abstract: 本发明提供了一种互连装置及其形成方法。将两个衬底（诸如晶圆、管芯、或晶圆和管芯）接合在一起。使用第一掩模形成部分地延伸至形成在第一晶圆上的互连件的第一开口。形成介电衬层，然后使用相同的掩模实施另一个蚀刻工艺。继续蚀刻工艺以暴露出形成在第一衬底和第二衬底上的互连件。用导电材料填充开口以形成导电插塞。本发明还公开了3DIC互连装置和方法。
-
公开(公告)号：CN107452595A
公开(公告)日：2017-12-08
申请号：CN201710293157.1
申请日：2017-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/285
Abstract: 本揭露提供半导体装置及其制造方法。所述半导体装置包含半导体结构、介电层、金属-半导体化合物薄膜以及覆盖层。所述半导体结构具有上表面与侧面。所述介电层包围所述半导体结构的所述侧面，并且暴露所述半导体结构的所述上表面。所述金属-半导体化合物薄膜位于所述半导体结构上，其中所述介电层暴露所述金属-半导体化合物薄膜的表面的一部分。所述覆盖层包围由所述介电层暴露的所述金属-半导体化合物薄膜的所述表面的所述部分，并且暴露所述介电层。
-
Patent Agency Ranking
公开(公告)号：CN104425453A
公开(公告)日：2015-03-18
申请号：CN201310687197.6
申请日：2013-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768
CPC classification number: H01L27/14634 , H01L21/6835 , H01L21/6836 , H01L21/76805 , H01L21/76898 , H01L23/481 , H01L25/0657 , H01L25/16 , H01L25/50 , H01L27/14636 , H01L27/1464 , H01L2225/06544 , H01L2924/0002 , H01L2924/10253 , H01L2924/00
Abstract: 本发明提供了一种互连装置及其形成方法。将两个衬底（诸如晶圆、管芯、或晶圆和管芯）接合在一起。使用第一掩模形成部分地延伸至形成在第一晶圆上的互连件的第一开口。形成介电衬层，然后使用相同的掩模实施另一个蚀刻工艺。继续蚀刻工艺以暴露出形成在第一衬底和第二衬底上的互连件。用导电材料填充开口以形成导电插塞。本发明还公开了3DIC互连装置和方法。
-
公开(公告)号：CN103489884A
公开(公告)日：2014-01-01
申请号：CN201310175434.0
申请日：2013-05-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146 , H01L21/8238
CPC classification number: H01L31/02164 , H01L27/14623 , H01L27/14632 , H01L27/1464 , H01L27/14643 , H01L27/14687 , H01L27/148 , H01L51/4273
Abstract: 一种包含半导体衬底的图像传感器器件，该半导体衬底包括阵列区和暗电平校正区。该阵列区包含多个辐射感应像素。该暗电平校正区包含一个或多个参考像素。该衬底具有正面和背面。该图像传感器器件包括在衬底背面上形成的第一压缩应变层。该第一压缩应变层包含氧化硅，且带有负电荷。该第二压缩应变层包含氮化硅，且带有负电荷。在暗电平校正区的至少一部分上方形成金属屏蔽件。图像传感器器件包括在金属屏蔽件上和在第二压缩应变层上形成的第三压缩应变层。该第三压缩应变层包含氧化硅。通过该第三压缩应变层保护金属屏蔽件的侧壁。本发明提供具有压缩层的图像传感器。
-
公开(公告)号：CN109390284B
公开(公告)日：2021-05-04
申请号：CN201810409999.3
申请日：2018-05-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 提供一种制造多电压装置的方法，此方法包含在半导体基底的逻辑区中形成一对逻辑栅极堆叠并且在多电压装置区中形成一对装置栅极堆叠，这对逻辑栅极堆叠和这对装置栅极堆叠包含第一虚设栅极材料，这对装置栅极叠层也包含功函数调整层。此方法还包含在这对逻辑栅极堆叠上方沉积第二虚设栅极材料。以n型材料从这对逻辑栅极堆叠的第一逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料。以p型材料从这对逻辑栅极堆叠的第二逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料。
-
公开(公告)号：CN109390284A
公开(公告)日：2019-02-26
申请号：CN201810409999.3
申请日：2018-05-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 提供一种制造多电压装置的方法，此方法包含在半导体基底的逻辑区中形成一对逻辑栅极堆叠并且在多电压装置区中形成一对装置栅极堆叠，这对逻辑栅极堆叠和这对装置栅极堆叠包含第一虚设栅极材料，这对装置栅极叠层也包含功函数调整层。此方法还包含在这对逻辑栅极堆叠上方沉积第二虚设栅极材料。以n型材料从这对逻辑栅极堆叠的第一逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料。以p型材料从这对逻辑栅极堆叠的第二逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料。
-
公开(公告)号：CN103489884B
公开(公告)日：2016-08-10
申请号：CN201310175434.0
申请日：2013-05-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146 , H01L21/8238
CPC classification number: H01L31/02164 , H01L27/14623 , H01L27/14632 , H01L27/1464 , H01L27/14643 , H01L27/14687 , H01L27/148 , H01L51/4273
Abstract: 一种包含半导体衬底的图像传感器器件，该半导体衬底包括阵列区和暗电平校正区。该阵列区包含多个辐射感应像素。该暗电平校正区包含一个或多个参考像素。该衬底具有正面和背面。该图像传感器器件包括在衬底背面上形成的第一压缩应变层。该第一压缩应变层包含氧化硅，且带有负电荷。该第二压缩应变层包含氮化硅，且带有负电荷。在暗电平校正区的至少一部分上方形成金属屏蔽件。图像传感器器件包括在金属屏蔽件上和在第二压缩应变层上形成的第三压缩应变层。该第三压缩应变层包含氧化硅。通过该第三压缩应变层保护金属屏蔽件的侧壁。本发明提供具有压缩层的图像传感器。
-
-
-
-
-
-
-
Search Results
8
records
(took 0.024 seconds)
