公开(公告)号：CN107039394A

公开(公告)日：2017-08-11

申请号：CN201611189878.X

申请日：2016-12-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈升照 ,  周世培 ,  李名哲 ,  吴国铭 ,  周正贤 ,  蔡正原 ,  杜友伦

IPC: H01L23/498 ,  H01L23/52 ,  H01L23/528

Abstract: 本揭露实施例提供一种半导体结构及其制造方法。所述半导体结构包括半导体衬底；以及互连件结构，其在所述半导体衬底上方。所述半导体结构也包括接垫，所述接垫在所述半导体衬底中且耦合到所述互连件结构。所述接垫包括两个导电层。

公开(公告)号：CN106486412A

公开(公告)日：2017-03-08

申请号：CN201610769404.6

申请日：2016-08-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周正贤 ,  曾晓晖 ,  赖志育 ,  周世培 ,  江彦廷 ,  蔡敏瑛

IPC: H01L21/76 ,  H01L27/04

Abstract: 本发明涉及一种方法，包括对半导体衬底实施各向异性蚀刻以形成沟槽。该沟槽具有垂直侧壁和连接至垂直侧壁的圆形的底部。实施损坏去除步骤以去除半导体衬底的表面层，表面层暴露于沟槽。蚀刻沟槽的圆形的底部以形成斜直底面。填充沟槽以形成在沟槽中的沟槽隔离区域。本发明实施例涉及深沟槽隔离及其形成方法。

公开(公告)号：CN104051419A

公开(公告)日：2014-09-17

申请号：CN201310463691.4

申请日：2013-10-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡纾婷 ,  林政贤 ,  杨敦年 ,  刘人诚 ,  洪丰基 ,  黄志辉 ,  陈升照 ,  周世培 ,  林佳洁

IPC: H01L23/528 ,  H01L21/768

Abstract: 本发明公开了一种堆叠式集成电路（IC）器件及方法。该堆叠式IC器件包括第一半导体元件。第一半导体元件包括第一衬底、第一衬底中的介电块以及形成在第一衬底上方的第一金属间介电层中的多个第一导电部件。该堆叠式IC器件还包括接合至第一半导体元件上的第二半导体元件。第二半导体元件包括第二衬底以及形成在第二衬底上方的第二金属间介电层中的多个第二导电部件。该堆叠式IC器件还包括连接在第一导电部件和第二导电部件之间的导电深互连插塞。导电深互连插塞通过介电块、第一金属间介电层和第二金属间介电层隔离。本发明还公开了用于堆叠式器件的互连结构。

公开(公告)号：CN111916466B

公开(公告)日：2025-02-18

申请号：CN201910602803.7

申请日：2019-07-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 曹淳凯 ,  卢玠甫 ,  周世培 ,  王子铭

IPC: H10F39/12 ,  H10F39/18

Abstract: 本发明的各种实施例涉及一种包括光管结构的图像传感器。光侦测器设置在半导体衬底内。栅极电极位于半导体衬底之上且与光侦测器相邻。层级间介电层上覆于半导体衬底。导电接点设置在层级间介电层内，以使得导电接点的底表面低于栅极电极的顶表面。光管结构上覆于光侦测器，以使得光管结构的底表面凹入成低于导电接点的顶表面。

公开(公告)号：CN109427834B

公开(公告)日：2023-08-29

申请号：CN201810926989.7

申请日：2018-08-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 曹淳凯 ,  周世培 ,  卢玠甫

IPC: H01L27/146

Abstract: 本发明实施例涉及改善快门效率的图像传感器装置及其制造方法。本揭露涉及一种半导体装置，其包含半导体衬底及所述半导体衬底上方的栅极结构。所述半导体衬底包含邻近所述栅极结构的光敏区，且所述栅极结构经配置以存储从所述光敏区产生的电荷。所述半导体装置还包含在所述半导体衬底上方的导电结构。所述导电结构外接所述栅极结构的侧壁且与所述栅极结构的所述侧壁隔开。

公开(公告)号：CN110828367B

公开(公告)日：2022-06-10

申请号：CN201910382802.6

申请日：2019-05-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴政达 ,  蔡嘉雄 ,  卢玠甫 ,  曾国华 ,  周世培 ,  郑有宏 ,  杜友伦

IPC: H01L21/762

Abstract: 本申请的各种实施例涉及一种用于形成薄绝缘体上半导体(SOI)衬底而没有注入辐射和/或等离子体损坏的方法。在一些实施例中，在牺牲衬底上外延形成器件层，并在器件层上形成绝缘层。例如，绝缘层可形成为带负电荷或中性电荷的净电荷。牺牲衬底与操作衬底接合，从而器件层和绝缘层位于牺牲衬底和操作衬底之间。去除牺牲衬底，并循环减薄器件层，直到器件层具有目标厚度。每个减薄循环均包括氧化器件层的一部分并去除由氧化产生的氧化物。本发明的实施例还涉及用于形成薄绝缘体上半导体(SOI)衬底的方法。

公开(公告)号：CN107301972B

公开(公告)日：2022-02-18

申请号：CN201611225663.9

申请日：2016-12-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  周世培 ,  杜友伦 ,  亚历山大·卡尔尼茨基 ,  林东毅 ,  陈韦立

IPC: H01L21/768 ,  H01L23/48 ,  H01L21/762

Abstract: 本发明的提供了半导体结构，其包括：包括第一表面和第二表面的半导体器件层，其中第一表面位于半导体器件层的前侧处，并且第二表面位于半导体器件层的后侧处；位于半导体器件的第二表面之上的绝缘层；以及穿过绝缘层的硅通孔(TSV)。也提供了半导体结构的制造方法。

公开(公告)号：CN108962924B

公开(公告)日：2021-10-15

申请号：CN201711269678.X

申请日：2017-12-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 苏庆忠 ,  徐鸿文 ,  卢玠甫 ,  周世培

IPC: H01L27/146

Abstract: 在一些实施例中，本发明实施例涉及形成用于集成芯片图像传感器的吸收增强结构的方法，其减小了由吸收增强结构的形成而产生的晶体缺陷。该方法可以通过在衬底的第一侧上方形成图案化的掩模层来实施。根据图案化的掩模层对衬底的第一侧实施干蚀刻工艺以限定沿着衬底的第一侧以周期性图案布置的多个中间突出件。对多个中间突出件实施湿蚀刻工艺以形成多个突出件。在多个突出件上方和之间形成一个或多个吸收增强层。湿蚀刻工艺去除可以不利地影响吸收增强结构的性能的中间突出件的损坏区域。

公开(公告)号：CN111916466A

公开(公告)日：2020-11-10

申请号：CN201910602803.7

申请日：2019-07-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 曹淳凯 ,  卢玠甫 ,  周世培 ,  王子铭

IPC: H01L27/146

Abstract: 本发明的各种实施例涉及一种包括光管结构的图像传感器。光侦测器设置在半导体衬底内。栅极电极位于半导体衬底之上且与光侦测器相邻。层级间介电层上覆于半导体衬底。导电接点设置在层级间介电层内，以使得导电接点的底表面低于栅极电极的顶表面。光管结构上覆于光侦测器，以使得光管结构的底表面凹入成低于导电接点的顶表面。

公开(公告)号：CN107316840B

公开(公告)日：2020-08-28

申请号：CN201710173055.6

申请日：2017-03-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈如曦 ,  何承颖 ,  庄俊杰 ,  陈升照 ,  周世培 ,  沈卉纹 ,  杨敦年 ,  王俊智 ,  洪丰基 ,  丁世汎

IPC: H01L21/98 ,  H01L25/065

Abstract: 本发明实施例提供一种混合接合半导体晶片(wafer)的3DIC结构与方法。改进形成3DIC装置的半导体晶片的混合接合产率的方法包含第一与第二晶片具有在BEOL处理中沉积且图案化的虚设金属与主要金属。虚设金属图案的金属占据任何给定的虚设金属图案区域的表面积约40％至约90％。高虚设金属表面覆盖结合使用插槽传导垫，允许晶片表面的改进的平面化用于混合接合。平面化的晶片具有最小的外形差异，对应于小于约的阶梯高度差异。平面化的第一与第二晶片对准，而后施加热与压力而混合接合；电介质至电介质，RDL至RDL。也可使用光刻控制实现约0.5mm至约1.5mm的WEE，以促进晶片边缘处的外形均匀性。用于混合接合的晶片的改进平面性造成所形成的3DIC装置的改进接合均匀性。