公开(公告)号：CN108962776A

公开(公告)日：2018-12-07

申请号：CN201710383479.5

申请日：2017-05-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈龙羿 ,  林新钦 ,  朱嘉鸿 ,  曾云亨 ,  苏香宇 ,  陈开雄 ,  王育青 ,  郑博中 ,  张岐康 ,  傅士奇 ,  陈桂顺

IPC: H01L21/66 ,  H01L21/68

CPC classification number: H01L22/20 ,  H01L21/68 ,  H01L21/681

Abstract: 一种半导体装置及其制造方法和覆盖误差的测量方法，包括：对基底的第一测试目标执行基于绕射的覆盖误差测量，以取得对应第一测试目标的第一叠置结构的第一绕射强度差值，以及取得对应第一测试目标的第二叠置结构的第二绕射强度差值；以及根据第一绕射强度差值与第二绕射强度差值的平均值，取得对应第一测试目标的第三绕射强度差值。

公开(公告)号：CN106486343A

公开(公告)日：2017-03-08

申请号：CN201610663305.X

申请日：2016-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨宗潾 ,  陈华丰 ,  陈桂顺 ,  谢旻谚 ,  李勃学 ,  傅士奇 ,  龙元祥 ,  蔡晏佐

IPC: H01L21/02 ,  H01L21/3065

CPC classification number: H01L21/26586 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/2658 ,  H01L21/266 ,  H01L21/302 ,  H01L21/30608 ,  H01L21/308 ,  H01L21/3081 ,  H01L21/3085 ,  H01L21/3086 ,  H01L21/31 ,  H01L21/31111 ,  H01L21/32134 ,  H01L21/32155 ,  H01L21/3065 ,  H01L21/02

Abstract: 一种图案化衬底的方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括使用离子束通过沟槽蚀刻处理硬掩模层。对于蚀刻工艺而言，降低硬掩模层的被处理的部分的蚀刻速率同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不变。在处理硬掩模层之后，方法进一步包括使用蚀刻工艺去除第一材料层和去除硬掩模层的未处理的部分，从而在衬底上方形成硬掩模。方法进一步包括使用硬掩模作为蚀刻掩模蚀刻衬底。本发明实施例涉及用于集成电路图案化的方法。

公开(公告)号：CN103681622B

公开(公告)日：2016-09-21

申请号：CN201210511012.1

申请日：2012-12-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢启文 ,  张岐康 ,  刘家助 ,  陈孟伟 ,  陈桂顺

IPC: H01L23/544

CPC classification number: H01L23/544 ,  G03F7/70633 ,  G03F7/70683 ,  H01L27/0883 ,  H01L27/0886 ,  H01L2223/54426 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开一种适用于制造非平面电路器件的覆盖标记以及形成该覆盖标记的方法。示例性实施例包括接收具有有源器件区域和覆盖区域的衬底。在衬底上形成一个或多个介电层和硬掩模。图案化硬掩模以形成被配置成限定覆盖标记鳍的硬掩模层部件。在图案化硬掩模层上形成间隔件。该间隔件进一步限定覆盖标记鳍和有源器件鳍。切割该覆盖标记鳍以形成用于限定覆盖计量的参考位置的鳍线端部。蚀刻介电层和衬底以进一步限定覆盖标记鳍。本发明还提供了增强的FINFET工艺覆盖标记。

公开(公告)号：CN103681622A

公开(公告)日：2014-03-26

申请号：CN201210511012.1

申请日：2012-12-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢启文 ,  张岐康 ,  刘家助 ,  陈孟伟 ,  陈桂顺

IPC: H01L23/544

CPC classification number: H01L23/544 ,  G03F7/70633 ,  G03F7/70683 ,  H01L27/0883 ,  H01L27/0886 ,  H01L2223/54426 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开一种适用于制造非平面电路器件的覆盖标记以及形成该覆盖标记的方法。示例性实施例包括接收具有有源器件区域和覆盖区域的衬底。在衬底上形成一个或多个介电层和硬掩模。图案化硬掩模以形成被配置成限定覆盖标记鳍的硬掩模层部件。在图案化硬掩模层上形成间隔件。该间隔件进一步限定覆盖标记鳍和有源器件鳍。切割该覆盖标记鳍以形成用于限定覆盖计量的参考位置的鳍线端部。蚀刻介电层和衬底以进一步限定覆盖标记鳍。本发明还提供了增强的FINFET工艺覆盖标记。

公开(公告)号：CN103247602A

公开(公告)日：2013-08-14

申请号：CN201210203689.9

申请日：2012-06-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘家助 ,  陈桂顺 ,  江木吉 ,  吴燿光 ,  吴璧雰 ,  林焕哲 ,  陆晓慈 ,  黄惠琪

IPC: H01L23/538 ,  H01L21/768

CPC classification number: H01L21/76897 ,  H01L21/76895 ,  H01L21/823475 ,  H01L21/823871

Abstract: 公开了一种半导体器件和制造半导体器件的方法。示例性半导体器件包括半导体衬底，该半导体衬底包括：设置在第一器件区中的第一器件，该第一器件包括第一栅极结构、在该第一栅极结构的侧壁上形成的第一栅极间隔件以及第一源极和漏极部件；以及设置在第二器件区中的第二器件，该第二器件包括第二栅极结构、在该第二栅极结构的侧壁上形成的第二栅极间隔件以及第二源极和漏极部件。该半导体器件还包括设置在第一和第二栅极间隔件上的接触蚀刻终止层(CESL)以及设置在第一和第二源极和漏极部件上的互连结构。该互连结构与第一和第二源极和漏极部件电接触并且与CESL相接触。本发明提供了半导体器件及其形成方法。

公开(公告)号：CN103066070A

公开(公告)日：2013-04-24

申请号：CN201210241809.4

申请日：2012-07-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘家助 ,  陈桂顺 ,  陈孟伟

IPC: H01L27/02 ,  H01L21/70

CPC classification number: H01L21/3086 ,  H01L21/31144 ,  H01L27/0207

Abstract: 本发明提供了集成电路设计方法的一个实施例。该方法包括接收具有多个IC部件的IC设计布局。该方法包括根据IC设计布局标识出：作为第一布局的简单部件，其中第一布局不违背设计规则；以及作为第二布局的复杂部件，其中第二布局违背设计规则。该方法还包括：由第二布局生成第三布局和第四布局，其中，第三布局包括满足设计规则的复杂部件和连接部件，并且第四布局包括修整部件。本发明还提供了一种采用三重图案化的集成电路方法。

公开(公告)号：CN101604615B

公开(公告)日：2012-04-04

申请号：CN200810168351.8

申请日：2008-10-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘家助 ,  陈桂顺 ,  张尚文 ,  叶志扬

IPC: H01L21/00 ,  H01L21/027 ,  H01L21/311 ,  H01L21/3213 ,  C09K13/00 ,  C03C15/00 ,  C23F1/02 ,  C23F1/14 ,  C23F1/16 ,  C23F1/32

CPC classification number: H01L21/30604 ,  C09K13/00 ,  C09K13/02 ,  C09K13/06 ,  H01L21/308 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/32134

Abstract: 本发明涉及一种蚀刻超薄膜的方法，其步骤为提供衬底，其上有超薄膜；形成光敏层在超薄膜上；图形化光敏层；依照光敏层的图形蚀刻超薄膜；以及移除图形化的光敏层。蚀刻工艺中利用具有抗扩散性质的蚀刻液，以防止蚀刻液中的蚀刻剂扩散至光敏层下面的区域而蚀刻光敏层下面的部分超薄膜。

公开(公告)号：CN101174087A

公开(公告)日：2008-05-07

申请号：CN200710166661.1

申请日：2007-11-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林进祥 ,  陆晓慈 ,  陈桂顺 ,  张庆裕 ,  张尚文

IPC: G03F7/00 ,  G03F7/20 ,  G03F7/26 ,  H01L21/027

CPC classification number: H01L21/0271 ,  G03F7/095

Abstract: 本发明有关于一种在半导体元件上形成光刻胶图案的工艺。其中集成电路的图案化工艺，包括：提供一基底层；形成一缓冲层于该基底层之上；形成一光刻胶层于该缓冲层之上；诱导一反应于该缓冲层的一区域，使得该区域具有可移除性；以及以一显影剂移除该缓冲层的该区域及该区域上的该光刻胶层的一对应部位。本发明还公开了一种图案化一基材的工艺和在半导体元件层上显影图案的工艺。本发明降低了图案化的光刻胶层开口处的光刻胶足部及(或)残余物，从而更加适于实用。

公开(公告)号：CN100375249C

公开(公告)日：2008-03-12

申请号：CN200510125252.8

申请日：2005-11-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 严永松 ,  陈桂顺 ,  林嘉祥 ,  林嘉祺 ,  林宗宪

IPC: H01L21/31 ,  H01L21/311 ,  H01L21/306 ,  H01L21/768 ,  H01L21/00

CPC classification number: H01L21/76808 ,  H01L21/02126 ,  H01L21/02164 ,  H01L21/312 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种填充开口、介层洞开口与沟槽的方法，具体涉及一种等向性扩散填充方法，对一结构进行热流处理，此结构包括光致抗蚀剂层与热流材料层，以于其间产生一交联层，以减少疏-密介层洞图案区间的阶层高度差，以使随后的沟槽工艺最佳化且减化工艺步骤。

公开(公告)号：CN1924706A

公开(公告)日：2007-03-07

申请号：CN200610112136.7

申请日：2006-08-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈桂顺 ,  林进祥 ,  鲁定中

IPC: G03F7/20 ,  H01L21/027

CPC classification number: G03F7/70341 ,  G03F7/203 ,  G03F7/70466

Abstract: 本发明是有关于一种形成图案于基材上的方法，包括进行一高精密微影制程，以提供至少一图案曝光制程于该基材层上，以及进行一低精密微影制程，以提供至少一图案曝光制程于该基材层上。该曝光制程可在任一步骤中完成，并且可包含额外曝光制程。该高精密微影制程可以是湿浸式微影制程，而该低精密微影制程可以是干式微影制程。此形成图案于基材上的方法可应用于制造更高密度的集成(积体)电路。