公开(公告)号：CN104425617B

公开(公告)日：2019-08-16

申请号：CN201410429498.3

申请日：2014-08-27

申请人： 瑞萨电子株式会社

发明人： 竹胁利至 ,  宫本广信

IPC分类号： H01L29/78 ,  H01L29/06

CPC分类号： H01L29/7843 ,  H01L27/0207 ,  H01L27/0605 ,  H01L27/088 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/408 ,  H01L29/41758 ,  H01L29/4236 ,  H01L29/475 ,  H01L29/4966 ,  H01L29/66462 ,  H01L29/66477 ,  H01L29/7786 ,  H01L29/7787 ,  H01L29/80

摘要： 改进氮化物半导体材料制成的功率MISFET的可靠性。应变松弛膜布置在聚酰亚胺膜和栅极电极之间，以抑制从聚酰亚胺膜施加在电子供给层上的应力，并抑制在电子供给层和沟道层中产生的应力应变。作为结果，抑制沟道层中的沟道电子浓度的变化，以防止功率MISFET的阈值电压或通态电阻波动。

公开(公告)号：CN104465659B

公开(公告)日：2019-06-28

申请号：CN201410475451.0

申请日：2014-09-17

申请人： 瑞萨电子株式会社

发明人： 牧幸生

IPC分类号： H01L27/108 ,  H01L27/11 ,  G11C11/40

CPC分类号： H01L27/1104 ,  G11C5/025 ,  G11C11/412 ,  H01L27/0207 ,  H01L27/10885 ,  H01L27/10891

摘要： 本发明涉及一种半导体器件。半导体器件包括位线、与位线交叉的字线、多个第一接触图案和多个第二接触图案。字线延伸以在平面图中与位线交叉。在平面图中，第一接触图案中的每一个在位线延伸的方向上伸长。在平面图中，第二接触图案中的每一个在相对于位线和字线的各自延伸的方向倾斜的方向上伸长。第一接触图案和第二接触图案形成在半导体衬底的主表面上的相同的层中。

公开(公告)号：CN109791929A

公开(公告)日：2019-05-21

申请号：CN201780056384.0

申请日：2017-09-14

申请人： 高通股份有限公司

发明人： J·J·徐 ,  M·巴达洛格鲁 ,  杨达

IPC分类号： H01L27/02 ,  H01L27/118

CPC分类号： H01L27/0207 ,  G06F17/5068 ,  G06F17/5072 ,  G06F17/5077 ,  H01L27/11807 ,  H01L29/4232 ,  H01L2027/11811

摘要： 提供了用于减小面积的最小轨道标准单元电路。在一个方面，一种最小轨道标准单元电路采用第一高纵横比电压轨，第一高纵横比电压轨被设置在第一半轨道上并且被配置为向最小轨道标准单元电路提供第一电压(例如，VDD)。第二高纵横比电压轨被设置在第二半轨道上并且基本上平行于第一高纵横比电压轨。第二高纵横比电压轨被配置为向最小轨道标准单元电路提供小于第一电压的第二电压(例如，VSS)。最小轨道标准单元电路采用设置在第一半轨道与第二半轨道之间的多个轨道。轨道的数目可以基于特定因素来限制。与常规标准单元电路相比，对轨道进行最小化使面积减小。

公开(公告)号：CN106206560B

公开(公告)日：2019-05-21

申请号：CN201510222019.5

申请日：2015-05-05

申请人： 力智电子股份有限公司

发明人： 洪根刚 ,  陈志豪

IPC分类号： H01L25/18 ,  H01L23/488

CPC分类号： H01L27/0207 ,  H01L27/0814 ,  H01L27/092

摘要： 本发明提供一种半导体装置，包括半导体基体以及第一半导体元件；半导体基体具有一电路集中区域；第一半导体元件布局于半导体基体之上，且至少部分环绕在电路集中区域的外围；第一半导体元件的布局面积大于电路集中区域中的任一半导体元件的布局面积。本发明提供的半导体装置，能够减少晶粒面积。

公开(公告)号：CN109638010A

公开(公告)日：2019-04-16

申请号：CN201710929657.X

申请日：2017-10-09

申请人： 联华电子股份有限公司

发明人： 何万迅 ,  邢溯

IPC分类号： H01L27/02 ,  H01L27/04 ,  H01L21/8234

CPC分类号： H01L29/4933 ,  H01L23/66 ,  H01L29/0607 ,  H01L29/165 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/78651 ,  H01L27/0207 ,  H01L21/8234 ,  H01L27/0617

摘要： 本发明公开一种射频切换装置以及其制作方法。该射频切换装置包括绝缘层、半导体层、栅极结构、第一掺杂区、第二掺杂区、外延层、第一硅化物层以及第二硅化物层。半导体层设置于绝缘层上。栅极结构设置于半导体层上。第一掺杂区与第二掺杂区设置于半导体层中且分别位于栅极结构的相对的两侧。外延层设置于第一掺杂区上。第一硅化物层设置于外延层上。第二硅化物层设置于第二掺杂区中。

公开(公告)号：CN109565279A

公开(公告)日：2019-04-02

申请号：CN201780043516.6

申请日：2017-07-13

申请人： 亥伯龙半导体公司

发明人： 阿尔托·奥罗拉

IPC分类号： H03K19/094 ,  H01L27/085 ,  H03K19/003 ,  H03K19/20 ,  H03K19/0952

CPC分类号： H01L27/092 ,  H01L21/823807 ,  H01L27/0207 ,  H01L27/085 ,  H01L27/098 ,  H01L27/1203 ,  H03K19/003 ,  H03K19/094 ,  H03K19/0952 ,  H03K19/20

摘要： 本发明涉及一种半导体逻辑元件，包括：第一导电类型场效应晶体管和第二导电类型场效应晶体管。所述第一FET的栅极是所述半导体逻辑元件的输入，所述第二FET的漏极被称为所述半导体逻辑元件的输出，并且所述第二FET的源极是所述半导体逻辑元件的源极。通过向所述场效应晶体管的端子施加可适用的电位，可以影响所述逻辑元件的输出的状态。本发明还涉及包括描述的逻辑元件的不同种类的逻辑电路。

公开(公告)号：CN109509747A

公开(公告)日：2019-03-22

申请号：CN201710830604.2

申请日：2017-09-15

申请人： 联华电子股份有限公司

发明人： 许振贤 ,  陈建孚 ,  蔡承洋 ,  王伟任 ,  林肇尉 ,  黃智宏 ,  顾政宗 ,  杨进盛

IPC分类号： H01L27/02

CPC分类号： H01L27/0207 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/0924 ,  H01L27/11807 ,  H01L29/167 ,  H01L2027/11875 ,  H03K19/0948 ,  H03K19/20

摘要： 本发明公开一种具有标准单元的集成电路。此集成电路包含：第一金属线以及一第二金属线沿着一第一方向延伸；第一虚置栅极以及第二虚置栅极，沿着一第二方向延伸；鳍状结构平行于该第一方向；栅极结构位于鳍状结构上且平行于第二方向；两个长接触插栓位于栅极结构的一侧，两个短接触插栓位于栅极结构的另一侧；栅极插栓设置在栅极结构上；通孔插栓设置在长接触插栓、短接触插栓及栅极接触插栓上并与之电连接；金属层包含第一金属线、第二金属线、一第三金属线以及一第四金属线。

公开(公告)号：CN109427787A

公开(公告)日：2019-03-05

申请号：CN201710761592.2

申请日：2017-08-30

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 刘鸿儒 ,  游奎轩

IPC分类号： H01L27/108 ,  G11C11/408 ,  G11C11/4097

CPC分类号： H01L23/528 ,  H01L27/0207 ,  H01L27/10805 ,  G11C11/408 ,  G11C11/4097

摘要： 本发明公开一种半导体存储装置，包括半导体基底、多条字符线以及多条位线。半导体基底包括多个主动区，多条字符线互相平行设置，且各字符线沿第一方向延伸。各字符线与多个主动区中的至少一个重叠。多条位线互相平行设置，且各位线沿第二方向延伸。各位线与多个主动区中的至少一个重叠，多条位线与多条字符线互相交错，且第一方向与第二方向之间的夹角大于0度且小于90度。

公开(公告)号：CN109148433A

公开(公告)日：2019-01-04

申请号：CN201710461390.6

申请日：2017-06-16

申请人： 睿励科学仪器(上海)有限公司

发明人： 张晓琳 ,  符祖标 ,  施耀明 ,  徐益平

IPC分类号： H01L27/02

CPC分类号： H01L27/0207

摘要： 为了自动、准确、大批量地表征集成电路器件，本公开提供用于确定集成电路器件的尺寸的方法和设备。该方法包括提供集成电路器件的模板图像，模板图像包括指示模板图像中的位置及待测尺寸的测量工具。该方法还包括基于模板图像和集成电路器件的包括目标结构的待测图像，确定待测图像中的目标结构的位置。此外，该方法包括基于测量工具和待测图像中的目标结构的位置，确定目标结构的尺寸。本公开的实施例可以自动、准确、大批量地测量集成电路器件的尺寸。

公开(公告)号：CN109148423A

公开(公告)日：2019-01-04

申请号：CN201810662239.3

申请日：2018-06-25

申请人： 瑞萨电子株式会社

发明人： 桥本千惠美 ,  矢山浩辅 ,  常野克己 ,  松崎智一

IPC分类号： H01L23/64 ,  H01L27/02 ,  H01L27/08 ,  H03K3/011

CPC分类号： H03K3/011 ,  H01L23/5226 ,  H01L23/5228 ,  H01L23/53266 ,  H01L23/53271 ,  H01L27/0802 ,  H01L28/20 ,  H03K3/356113 ,  H01L27/0207

摘要： 本发明提供一种半导体装置。多晶硅电阻的模塑封装工艺结束后的电阻变动率大。为了能够实现高精度的修调，期望实现一种几乎不受到由于模塑封装工艺而在基板产生的应力的影响的电阻。电阻元件形成于多个布线层，具有第1导电层(51)、第2导电层(52)以及层间导电层(53)的重复图案，所述第1导电层(51)形成于第1布线层，所述第2导电层(52)形成于第2布线层，所述层间导电层(53)将第1导电层(51)与第2导电层(52)连接。