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公开(公告)号：CN106096087B
公开(公告)日：2019-08-13
申请号：CN201610373502.8
申请日：2016-05-31
申请人： 上海华虹宏力半导体制造有限公司
IPC分类号： G06F17/50
CPC分类号： G06F17/5072 , G06F17/5081 , H01L27/0207
摘要： 本发明公开了一种占领图形填充方法，包括如下步骤：步骤一、根据图形数据占比率要求值和图形隔离规则确定占领图形的填充规则；步骤二、在版图中找出需要进行占领图形填充的空白区域；步骤三、按照占领图形的填充规则在版图的空白区域进行占领图形填充。本发明能实现占领图形的智能填充，使占领图形填充后的图形数据占比率无限逼近要求值。
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公开(公告)号：CN105608243B
公开(公告)日：2019-07-12
申请号：CN201510689951.9
申请日：2015-10-22
申请人： 三星电子株式会社
IPC分类号： G06F17/50
CPC分类号： G06F17/5072 , G06F17/5081 , H01L27/0207 , H01L27/11807
摘要： 提供了一种集成电路和设计集成电路的布局的方法。所述方法包括：准备存储第一标准单元和第二标准单元的标准单元库，第一标准单元和第二标准单元中的每个包括沿第一方向延伸的多条导线，将第一标准单元和第二标准单元放置成沿平行于所述多条导线的第一边界彼此邻近，当同一电压被施加到在第一标准单元中邻近第一边界的第一图案和在第二标准单元中邻近第一边界的第二图案时，通过使用所述多条导线中的至少一条第一导线产生去耦电容器，所述至少一条第一导线邻近第一边界。
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公开(公告)号：CN104239596B
公开(公告)日：2019-06-14
申请号：CN201410286292.X
申请日：2014-06-24
申请人： 三星电子株式会社
IPC分类号： G06F17/50
CPC分类号： G06F17/5072 , G03F1/70 , G03F7/0035 , G06F17/5068 , G06F17/5077
摘要： 本发明公开了一种双重图案化布局设计方法，该方法包括步骤：在原理电路上定义关键路径，所述关键路径包括第一路径和第二路径；以及定义双重图案化布局，所述双重图案化布局被划分成具有第一颜色的第一掩模布局和具有第二颜色的第二掩模布局，所述双重图案化布局与所述原理电路相对应。定义所述双重图案化布局的步骤包括在所述原理电路上锚定所述关键路径。
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公开(公告)号：CN109684707A
公开(公告)日：2019-04-26
申请号：CN201811553751.0
申请日：2018-12-19
申请人： 上海华力微电子有限公司
IPC分类号： G06F17/50
CPC分类号： G06F17/5072 , G06F17/5081
摘要： 本发明提供一种标准单元库版图设计规则验证方法，包括：提取标准单元库的路径信息；查找标准单元库中所有标准单元，并产生准备列表文件；提供设计规则配置文件，并制定设计规则检查文件；制定标准单元边界设计规则，以及对应的标准单元边界设计规则检查文件；根据准备列表文件、设计规则检查文件和标准单元边界设计规则检查文件，自动生成单元版图设计规则检查文件；查找标准单元以及与该标准单元对应的单元版图设计规则检查文件并执行程序命令使其对每个标准单元进行验证；产生标准单元结果文件并生成标准单元库设计规则检查报告。该方法规避标准单元拼接后的版图违反设计规则。从而实现对标准单元库的快速、高效、准确的设计规则检查验证。
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公开(公告)号：CN109684682A
公开(公告)日：2019-04-26
申请号：CN201811484900.2
申请日：2018-12-06
申请人： 郑州云海信息技术有限公司
发明人： 张福至
IPC分类号： G06F17/50
CPC分类号： G06F17/5072 , G06F17/5081
摘要： 本发明公开了一种服务器板卡以及服务器板卡连续参考平面的实现方法、系统，所述服务器板卡包括至少两个不连续的属于同一电气属性的参考平面以及用于连接相邻的两个不连续的参考平面的若干个电容，且若干个所述电容靠近服务器板卡的高速信号走线设置，从而实现不连续参考平面的缝合，保证高速信号走线参考平面的完整性。
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公开(公告)号：CN109145411A
公开(公告)日：2019-01-04
申请号：CN201810872257.4
申请日：2018-08-02
申请人： 浙江工业大学
CPC分类号： G06F17/5072 , G06N3/126
摘要： 一种基于内嵌并行结构遗传算法的关键电路单元定位方法，属于集成电路中关键性电路单元的定位技术领域。其具体包括：1）网表解析及相关量的初始化；2）构建面向关键电路单元的初始化种群，并初始化当前进化代数变量j=1；3）新建名人堂库HG，并将每一代中最好个体保存至HG中；4）若i>Nsm，则转到步骤7），否则转到步骤5）；5）计算种群的多样性div；6）通过当前HG计算电路中各电路单元的关键性值；7）计算LC中各电路单元的关键性值；8）对步骤7所得的关键性值按降序排列，并输出与之相对应的电路单元。利用本发明成果，有助于实现以较小代价实现对电路结构的高可靠设计，并缩短电路的设计周期。
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公开(公告)号：CN109033510A
公开(公告)日：2018-12-18
申请号：CN201810613056.2
申请日：2018-06-14
申请人： 佛山市顺德区中山大学研究院 , 广东顺德中山大学卡内基梅隆大学国际联合研究院 , 中山大学
CPC分类号： G06F17/5072 , G06N3/126
摘要： 本发明公开了基于遗传算法的三维集成电路互连线长度优化方法及装置，方法包括以下步骤：初始化遗传算法参数，以偶数个满足固定边框约束的三维集成电路布局为输入；对输入的三维集成电路布局进行两两配对，按交叉概率对每一对执行交叉操作；按变异概率对所有三维集成电路布局执行变异操作；根据互连线长度为所有三维集成电路布局分配保存概率，按保存概率保留三维集成电路布局并以之作为新解；判断是否达到终止操作次数，若达到，则以新解作为优化完成的三维集成电路布局输出，否则返回至第一步，并以新解替代输入。因此，本发明可以更大概率地获取满足互连线长度要求的三维集成电路，并且优化精度较高，得到结果较为稳定。
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公开(公告)号：CN109033481A
公开(公告)日：2018-12-18
申请号：CN201710426903.X
申请日：2017-06-08
申请人： 华大半导体有限公司
发明人： 杨洋
IPC分类号： G06F17/50
CPC分类号： G06F17/5081 , G06F17/5072
摘要： 一种门阵列标准单元库，其特征在于，所述门阵列标准单元库包括：多个门阵列标准单元；每个所述门阵列标准单元包括至少一对pmos晶体管和nmos晶体管，以及至少一金属层；在不同的所述门阵列标准单元之间，所述pmos晶体管的有源区相互独立，所述nmos晶体管的有源区相互独立；多个所述门阵列备用单元通过一层或多层金属层的不同连接，形成不同的功能单元；或/和，一个所述门阵列备用单元通过一层或多层金属层的不同连接，形成不同的功能单元；所述功能单元用于替换一版图中的门阵列备用单元。本发明的门阵列备用标准单元，可以仅修改金属层的连接方式，就能变换成任意功能单元，不受布局位置的限制。可以对时序有准确的控制。
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公开(公告)号：CN109033480A
公开(公告)日：2018-12-18
申请号：CN201710426455.3
申请日：2017-06-08
申请人： 华大半导体有限公司
发明人： 杨洋
IPC分类号： G06F17/50
CPC分类号： G06F17/5072
摘要： 一种版图以及芯片，版图包括多个门阵列备用单元，每个所述门阵列备用单元包含至少一对pmos晶体管和nmos晶体管；在不同的所述门阵列备用单元之间，所述pmos晶体管的有源区相独立，所述nmos晶体管的有源区相独立。本发明的版图，可以仅修改所述门阵列备用单元金属层的连接方式，就能变换成任意功能单元，不受布局位置的限制，节约时间，提高效率。
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公开(公告)号：CN108959666A
公开(公告)日：2018-12-07
申请号：CN201710349118.9
申请日：2017-05-17
申请人： 中国科学院微电子研究所
IPC分类号： G06F17/50
CPC分类号： G06F17/5072
摘要： 本申请公开了一种集成电路设计方法及装置，该设计方法在进行平面规划与布局之前，预先对单元库中的单元版图进行了面向多次光刻工艺成形的分解和着色，利用该已经分解和着色的单元版图进行平面规划与布局时，无需加大单元之间的间距，因而，该设计方法避免了不必要的加大芯片面积，相较于现有技术，节约了芯片面积。而且，该设计方法在进行单元电路特征化之前，对单元库中的单元版图预先进行分解和着色，在此基础上进行单元电路特征化，可以提取精确的寄生效应，得到准确的单元特征化数据，而基于这种特征化数据所进行的门级综合、门级仿真、以及后快速仿真其结果可信度高。此外，本申请还公开了一种芯片版图分解和着色方法及装置。
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