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公开(公告)号：CN107004432B
公开(公告)日：2019-07-23
申请号：CN201580064179.X
申请日：2015-11-16
申请人： 高通股份有限公司
IPC分类号： G11C5/06 , G11C8/14 , G11C8/16 , G11C11/412 , G11C11/418 , H01L27/02 , H01L27/11
CPC分类号： H01L27/11 , G11C5/063 , G11C8/14 , G11C8/16 , G11C11/412 , G11C11/418 , H01L21/768 , H01L23/528 , H01L27/0207 , H01L27/1104 , H01L2924/0002 , H01L2924/00
摘要： 公开了用于增强性能的具有在分开的金属层上的字线的静态随机存取存储器(SRAM)位单元。在一个方面，公开了一种SRAM位单元，其采用第二金属层中的写字线、第三金属层中的第一读字线、以及第四金属层中的第二读字线。采用在分开的金属层中的字线允许字线具有增大的宽度，这会减小字线电阻，减少访问时间，并且增强SRAM位单元的性能。为了采用在分开的金属层中的字线，第一金属层中的多个迹线被采用。为了将读字线耦合至这些迹线以与SRAM位单元晶体管通信，着陆焊盘被布置在第一金属层中所布置的对应迹线上。与写字线相对应的着陆焊盘被置于第一金属层中所布置的对应迹线上。
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公开(公告)号：CN105762110B
公开(公告)日：2019-06-21
申请号：CN201511000698.8
申请日：2015-12-28
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/768 , H01L27/02
CPC分类号： H01L23/5283 , H01L21/3212 , H01L21/76802 , H01L21/7684 , H01L21/76843 , H01L21/76877 , H01L21/76895 , H01L21/823475 , H01L23/5226 , H01L23/528 , H01L23/5286 , H01L23/53238 , H01L27/0207 , H01L27/0924 , H01L27/1104 , H01L2924/0002 , H01L2924/00
摘要： 本发明涉及具有使用不同互连层耦合的未对准金属线的互连结构、半导体芯片及布局。在一些实施例中，一种互连结构包含第一金属线、第二金属线及第一连接结构。所述第一金属线形成于第一互连层中，在长度上大体上沿着第一方向延伸且在第一末端部分处结束。所述第二金属线形成于所述第一互连层中，从第二末端部分开始且在长度上大体上沿着所述第一方向延伸。所述第二金属线在所述第一方向上与所述第一金属线未对准。所述第一连接结构将所述第一金属线耦合到所述第二金属线。所述第一连接结构包含形成于不同于所述第一互连层的第二互连层中的第一端到端部分，且与所述第一末端部分和所述第二末端部分重叠。
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公开(公告)号：CN104134667B
公开(公告)日：2019-06-07
申请号：CN201410185171.6
申请日：2014-05-05
申请人： 德克萨斯仪器股份有限公司
IPC分类号： H01L27/11 , H01L21/8244
CPC分类号： H01L27/1104 , H01L21/283 , H01L21/302 , H01L21/31 , H01L21/31111 , H01L21/32133 , H01L21/76895 , H01L27/0207 , H01L27/11 , H01L2924/1437
摘要： 本发明涉及一种在位单元阵列中具有不间断的栅控第一多晶硅和第一触点图案的SRAM联阱。一种包括SRAM(302)的集成电路(300)，其可使用一个或更多个用于集成电路的元件例如栅极(346)和触点(364)的周期性光刻图案形成，周期性光刻图案在SRAM单元中具有交替的线和间隔的配置。在两个相对侧上具有SRAM单元的包括联阱(306)和/或衬底抽头(308)的条行SRAM(304)被配置，使得交替的线和间隔的配置贯穿包括联阱和衬底抽头的区是连续的。
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公开(公告)号：CN107004438B
公开(公告)日：2019-05-21
申请号：CN201580061935.3
申请日：2015-10-26
申请人： 高通股份有限公司
IPC分类号： G11C8/14 , G11C11/419 , H01L27/06
CPC分类号： G11C11/419 , G11C8/14 , G11C8/16 , H01L27/0688 , H01L27/1104
摘要： 一种装置包括位单元阵列(202、204、206、208)，该位单元阵列包括第一行位单元和第二行位单元。该装置还包括第一全局读字线(240)，该第一全局读字线(240)被配置成选择性地耦合到第一行位单元和第二行位单元。该装置进一步包括第二全局读字线(244)，该第二全局读字线(244)被配置成选择性地耦合到第一行位单元和第二行位单元。该装置还包括全局写字线(242)，该全局写字线(242)被配置成选择性地耦合到第一行位单元和第二行位单元。第一全局读字线、第二全局读字线、以及全局写字线位于共用金属层(M4)中。
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公开(公告)号：CN109643725A
公开(公告)日：2019-04-16
申请号：CN201780052553.3
申请日：2017-08-08
申请人： 东京毅力科创株式会社
IPC分类号： H01L29/16 , H01L29/161
CPC分类号： H01L29/0676 , H01L21/823807 , H01L21/823871 , H01L21/823878 , H01L27/0688 , H01L27/092 , H01L27/1104 , H01L29/0649 , H01L29/0673 , H01L29/42392 , H01L29/775
摘要： 一种半导体器件，所述半导体器件包括衬底以及形成在所述衬底上的场效应晶体管的栅极区。所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸。垂直堆叠的纳米线的给定堆叠包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离。所述半导体器件还包括形成在栅极区内的台阶状连接结构，所述栅极区将每根纳米线电连接到所述栅极区上方的位置。第一栅电极具有台阶状廓线并且连接到第一级纳米线。
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公开(公告)号：CN109545252A
公开(公告)日：2019-03-29
申请号：CN201710864959.3
申请日：2017-09-22
申请人： 联华电子股份有限公司
CPC分类号： H01L27/1104 , H01L21/32133 , H01L21/823821 , H01L21/823828 , H01L23/5226 , H01L23/528 , H01L27/0207 , H01L27/0924 , H01L29/7851 , G11C5/025 , H01L27/11
摘要： 本发明公开一种静态随机存取存储器(static random-access memory，SRAM)的布局图案，包含一基底，一第一上拉晶体管(PL1)、一第一下拉晶体管(PD1)、一第二上拉晶体管(PL2)以及一第二下拉晶体管(PD2)位于该基底上，另包含一第一存取晶体管(PG1A)，一第二存取晶体管(PG1B)，第三存取晶体管(PG2A)以及一第四存取晶体管(PG2B)，其中该PG1A与该PG1B包含有一相同的第一鳍状结构，该PG2A与该PG2B包含有一相同的第二鳍状结构，一第一区域连接层，位于该PG1A与该PG1B之间，且位于该PL1与该PD1所包含的该鳍状结构上，以及一第二区域连接层，位于该PG2A与该PG2B之间，且位于PL2与该PD2所包含的该鳍状结构上。
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公开(公告)号：CN109148451A
公开(公告)日：2019-01-04
申请号：CN201710963096.5
申请日：2017-10-17
申请人： 联华电子股份有限公司
IPC分类号： H01L27/11
CPC分类号： H01L27/1104
摘要： 本发明公开一种静态随机存取存储器单元阵列及其形成方法。该形成静态随机存取存储器单元阵列的方法包含有下述步骤。首先，图案化而形成多个鳍状结构于一基底上，其中此些鳍状结构包含多个主动鳍状结构以及多个牺牲鳍状结构，各通道晶体管(PG FinFET)与对应的一降压晶体管(PD FinFET)至少共享一主动鳍状结构，在一存储器单元中二相邻的升压晶体管(PU FinFET)跨设的二主动鳍状结构之间设置有至少一牺牲鳍状结构。接着，移除此些牺牲鳍状结构的至少一部分。
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公开(公告)号：CN109148377A
公开(公告)日：2019-01-04
申请号：CN201710498591.3
申请日：2017-06-27
发明人： 王楠
IPC分类号： H01L21/8244
CPC分类号： H01L27/1104
摘要： 本申请公开了一种静态随机存储器的制造方法，涉及半导体技术领域。该方法包括：提供衬底结构，其包括：衬底；在衬底上的第一组鳍片，包括用于第一上拉晶体管的第一鳍片和用于第二上拉晶体管的第二鳍片；在每个鳍片周围的隔离区；和在每个鳍片上的栅极结构；在衬底结构上形成第一掩模层，第一掩模层使得第一和第二鳍片未被相应的栅极结构覆盖的部分露出；以第一掩模层为掩模执行第一和第二LDD注入；第一掩模层使得第一LDD注入对第一鳍片的露出部分面对第二鳍片的一侧注入，对第二鳍片的露出部分背对第一鳍片的一侧不注入；第一掩模层使得第二LDD注入对第二鳍片的露出部分面对第一鳍片的一侧注入，对第一鳍片的露出部分背对第二鳍片的一侧不注入。
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公开(公告)号：CN104347380B
公开(公告)日：2018-12-14
申请号：CN201410352843.8
申请日：2014-07-23
申请人： 格罗方德半导体公司
IPC分类号： H01L21/283 , H01L21/8244
CPC分类号： H01L21/283 , H01L21/268 , H01L21/28518 , H01L21/823412 , H01L21/823418 , H01L27/0629 , H01L27/1104 , H01L29/665 , H01L29/7843 , H01L29/7847
摘要： 本发明涉及形成包含硅化及非硅化电路组件的半导体结构的方法，提供一种方法，包括：提供包括至少一个第一电路组件和至少一个第二电路组件的半导体结构。该第一电路组件包括第一半导体材料，而该第二电路组件包括第二半导体材料。形成具有内在应力的介电层。该介电层包括在该至少一个第一电路组件上方的第一部分和在该至少一个第二电路组件上方的第二部分。进行第一退火制程。在第一退火制程中，内在应力是至少在该第一半导体材料中通过应力记忆产生。在第一退火制程之后，去除该应力介电层的第一部分。形成金属层，且进行第二退火制程。在第二退火制程中，金属与该第一半导体材料发生化学反应，形成硅化物。该介电层的第二部分实质上防止该第二半导体材料和该金属之间的化学反应产生。
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公开(公告)号：CN108962826A
公开(公告)日：2018-12-07
申请号：CN201810509581.X
申请日：2018-05-24
申请人： 格芯公司
发明人： 张晓强 , 臧辉 , R·R·坦卡勒克什米 , 兰迪·W·曼
IPC分类号： H01L21/8244 , H01L21/336 , H01L27/11 , H01L29/10 , H01L29/78
CPC分类号： H01L27/1104 , H01L27/0207 , H01L29/66545 , H01L29/66818 , H01L21/8239 , H01L29/1033 , H01L29/66795 , H01L29/785
摘要： 本发明涉及在FINFET SRAM阵列中减少鳍片宽度以减轻低电压带位故障的方法，其中，一减少集成电路中的鳍片宽度的方法包括氧化鳍片阵列中的至少一鳍片的暴露部分导致至少一鳍片的暴露部分的宽度减少。在氧化期间，第一硬掩模可设置在鳍片阵列上面，除了至少一鳍片的暴露部分以外。第二硬掩模可选地设置于在第一硬掩模下面的鳍片阵列上面，且在至少一鳍片的暴露部分的氧化期间，覆盖至少一鳍片的暴露部分的一部分。氧化至少一鳍片的暴露部分可发生于在形成浅沟槽隔离(STI)于该鳍片阵列中的数对鳍片间前，在形成STI于该鳍片阵列的数对鳍片间后，及/或在取代金属栅极工艺期间于移除虚拟栅极后。
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