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公开(公告)号：CN112189255B
公开(公告)日：2024-05-28
申请号：CN201980032362.X
申请日：2019-03-18
Applicant: 东京毅力科创株式会社
IPC: H01L21/768 , H01L21/027 , H01L29/78 , H01L29/66 , H01L21/3065 , H01L21/311 , H01L21/3213 , H01L21/66
Abstract: 提供了一种用于使用在公共生产平台上执行的集成的加工步骤序列来在半导体工件上进行自对准多重图案化的方法，该公共生产平台托管成膜模块、刻蚀模块和搬送模块。将其上形成有心轴图案的工件接收到公共生产平台中。至少部分地基于心轴图案形成侧壁间隔物图案，该侧壁间隔物图案具有分隔开第二间距距离的多个第二特征，其中，第一间距距离大于该第二间距距离。集成的加工步骤序列是在不离开受控环境的情况下在公共生产平台内执行的，并且搬送模块用于在使该工件维持在受控环境内的同时在加工模块之间搬送工件。广义上讲，是使用选择性/保形沉积、刻蚀或注入技术来在公共生产平台上形成侧壁间隔物图案。
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公开(公告)号：CN113841231A
公开(公告)日：2021-12-24
申请号：CN202080037122.1
申请日：2020-04-03
Applicant: 东京毅力科创株式会社
IPC: H01L21/822 , H01L27/11 , H01L21/8238
Abstract: 一种半导体器件包括电介质层和局部互连，这些电介质层和局部互连交替地堆叠在衬底上方、并且沿着该衬底的顶表面侧向延伸。这些电介质层的侧壁和这些局部互连的侧壁具有阶梯构型。这些局部互连通过电介质层彼此间隔开，并且具有未被这些电介质层覆盖的部分。该半导体器件还包括选择性地位于这些局部互连的露出的部分上方的导电层，其中，这些导电层的侧壁和这些局部互连的侧壁是共面的。该半导体器件进一步包括从这些电介质层延伸的隔离盖。这些隔离盖沿着这些导电层的侧壁和这些局部互连的侧壁定位，以便将这些导电层彼此隔开。
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公开(公告)号：CN112805818B
公开(公告)日：2024-10-18
申请号：CN201980066266.7
申请日：2019-10-10
Applicant: 东京毅力科创株式会社
IPC: H01L21/768
Abstract: 披露了一种用低电阻率金属填充凹陷特征的方法。该方法包括：提供图案化衬底，该图案化衬底包含形成在第一层中的凹陷特征和暴露在该凹陷特征中的第二层；并且用表面改性剂预处理该衬底，该表面改性剂增大在该第二层上相对于在该第一层上的金属沉积选择性；通过气相沉积将金属层沉积在该衬底上，其中该金属层优先地沉积在该凹陷特征中的第二层上；以及移除沉积在该第一层上、包括沉积在场区域上和该第一层的位于该凹陷特征中的侧壁上的金属核，以在该凹陷特征中的第二层上选择性地形成该金属层。该预处理、沉积和移除的步骤可以重复至少一次以增加该金属层在该凹陷特征中的厚度。
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公开(公告)号：CN113795936A
公开(公告)日：2021-12-14
申请号：CN202080031776.3
申请日：2020-05-29
Applicant: 东京毅力科创株式会社 , 国际商业机器公司
Inventor： 史蒂文·孔西利奥 , 考利·瓦吉达 , 坎达巴拉·塔皮利 , 角村孝明 , 安藤隆 , 保罗·贾米森 , 爱德华·阿尔贝特·卡蒂埃 , 维贾伊·纳拉亚南 , 马里纳斯·J·P·霍普斯塔肯
IPC: H01L45/00
Abstract: 一种用于控制阻变随机存取存储器(ReRAM)器件中的介电薄膜的形成电压的方法。该方法包括：在基板上沉积含有本征缺陷的介电薄膜，形成等离子体激发的含H2气的处理气体，以及将该介电薄膜暴露于该等离子体激发的处理气体中以在该介电薄膜中产生附加缺陷而没有显著改变该介电薄膜的物理厚度，其中该附加缺陷降低了在该介电薄膜上产生导电细丝所需的形成电压。该介电薄膜可以包括金属氧化物薄膜以及可以使用微波等离子体源来形成该等离子体激发的处理气体。
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公开(公告)号：CN112585752A
公开(公告)日：2021-03-30
申请号：CN201980055054.9
申请日：2019-09-04
Applicant: 东京毅力科创株式会社
IPC: H01L27/11
Abstract: 提供了一种半导体器件。该半导体器件包括晶体管堆叠，该晶体管堆叠具有堆叠在衬底上方的多个晶体管对。该多个晶体管对中的每个晶体管对包括堆叠在彼此上方的n型晶体管和p型晶体管。该多个晶体管对具有：堆叠在该衬底上方并电耦合到该多个晶体管对的栅极结构的多个栅极电极、以及堆叠在该衬底上方并且电耦合到该多个晶体管对的源极区域和漏极区域的多个源极/漏极(S/D)局部互连。该半导体器件进一步包括在该衬底上方形成的一个或多个导电平面。该一个或多个导电平面被定位成与该晶体管堆叠相邻、跨越该晶体管堆叠的高度并且电耦合到该晶体管堆叠。
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Patent Agency Ranking
公开(公告)号：CN112602193B
公开(公告)日：2024-09-06
申请号：CN201980055724.7
申请日：2019-09-03
Applicant: 东京毅力科创株式会社
IPC: H01L27/105 , H10B99/00 , H01L27/02
Abstract: 提供了一种半导体器件。该器件包括堆叠在衬底上方的多个晶体管对。该多个晶体管对中的每一对包括堆叠在彼此上方的n型晶体管和p型晶体管。该器件还包括以阶梯状构型堆叠在该衬底上方的多个栅极电极。该多个栅极电极电耦合到该多个晶体管对的栅极结构。该器件进一步包括以阶梯状构型堆叠在该衬底上方的多个源极/漏极(S/D)局部互连。该多个S/D局部互连电耦合到该多个晶体管对的源极区域和漏极区域。
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公开(公告)号：CN112368822B
公开(公告)日：2023-09-22
申请号：CN201980042746.X
申请日：2019-06-26
Applicant: 东京毅力科创株式会社
IPC: H01L21/768 , H01L21/027
Abstract: 在一种用于加工衬底的方法中，在置于第一电介质层中的多个导电结构上选择性地形成导电盖层。在该第一电介质层上选择性地形成第二电介质层。在该第二电介质层上选择性地形成第三电介质层。然后在该多个导电结构和该第三电介质层上形成第四电介质层，并且随后在该第四电介质层内形成互连结构。该互连结构包括过孔结构，该过孔结构具有：第一部分，该第一部分置于该导电盖层上，使得该第一部分的侧壁被该第三电介质层包围；以及第二部分，该第二部分设置在该第一部分和该第三电介质层上。
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公开(公告)号：CN112585752B
公开(公告)日：2023-09-19
申请号：CN201980055054.9
申请日：2019-09-04
Applicant: 东京毅力科创株式会社
IPC: H10B10/00
Abstract: 提供了一种半导体器件。该半导体器件包括晶体管堆叠，该晶体管堆叠具有堆叠在衬底上方的多个晶体管对。该多个晶体管对中的每个晶体管对包括堆叠在彼此上方的n型晶体管和p型晶体管。该多个晶体管对具有：堆叠在该衬底上方并电耦合到该多个晶体管对的栅极结构的多个栅极电极、以及堆叠在该衬底上方并且电耦合到该多个晶体管对的源极区域和漏极区域的多个源极/漏极(S/D)局部互连。该半导体器件进一步包括在该衬底上方形成的一个或多个导电平面。该一个或多个导电平面被定位成与该晶体管堆叠相邻、跨越该晶体管堆叠的高度并且电耦合到该晶体管堆叠。
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公开(公告)号：CN109643725B
公开(公告)日：2022-07-29
申请号：CN201780052553.3
申请日：2017-08-08
Applicant: 东京毅力科创株式会社
IPC: H01L29/16 , H01L29/161
Abstract: 一种半导体器件，所述半导体器件包括衬底以及形成在所述衬底上的场效应晶体管的栅极区。所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸。垂直堆叠的纳米线的给定堆叠包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离。所述半导体器件还包括形成在栅极区内的台阶状连接结构，所述栅极区将每根纳米线电连接到所述栅极区上方的位置。第一栅电极具有台阶状廓线并且连接到第一级纳米线。
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公开(公告)号：CN112602193A
公开(公告)日：2021-04-02
申请号：CN201980055724.7
申请日：2019-09-03
Applicant: 东京毅力科创株式会社
IPC: H01L27/105 , H01L27/02
Abstract: 提供了一种半导体器件。该器件包括堆叠在衬底上方的多个晶体管对。该多个晶体管对中的每一对包括堆叠在彼此上方的n型晶体管和p型晶体管。该器件还包括以阶梯状构型堆叠在该衬底上方的多个栅极电极。该多个栅极电极电耦合到该多个晶体管对的栅极结构。该器件进一步包括以阶梯状构型堆叠在该衬底上方的多个源极/漏极(S/D)局部互连。该多个S/D局部互连电耦合到该多个晶体管对的源极区域和漏极区域。
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