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公开(公告)号：CN118553738A
公开(公告)日：2024-08-27
申请号：CN202311777698.3
申请日：2023-12-22
Applicant: 英特尔公司
IPC: H01L27/105 , H01L21/77 , H10B80/00
Abstract: 公开了在制造基于纳米带的晶体管期间采用蚀刻停止层来辅助子鳍状物去除的制造方法。示例制造方法包括在子鳍状物上方提供纳米带堆叠体，其中纳米带和子鳍状物包括一种或多种半导体材料；在所述子鳍状物的顶部上方和所述纳米带的部分周围沉积蚀刻停止层；从所述纳米带的所述部分周围去除所述蚀刻停止层；在所述纳米带的所述部分周围以及在所述子鳍状物的所述顶部上方的所述蚀刻停止层上方提供栅极电介质材料；在所述纳米带的所述部分周围沉积栅电极材料；以及执行蚀刻以去除所述子鳍状物而基本上不去除所述蚀刻停止层。
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公开(公告)号：CN114078849B
公开(公告)日：2024-08-02
申请号：CN202010802218.4
申请日：2020-08-11
Applicant: 长鑫存储技术有限公司
Inventor： 刘志拯
IPC: H01L27/105 , H10B99/00 , H01L29/423 , H01L29/49 , H01L21/28
Abstract: 本发明实施例提供一种存储器及其制作方法，存储器包括：衬底，所述衬底包括隔离结构和位于相邻所述隔离结构之间的有源区；第一栅极结构，所述第一栅极结构位于所述隔离结构内的第一凹槽内，所述第一栅极结构包括填充于所述第一凹槽的第一栅极，所述第一栅极包括填充于所述第一凹槽底部的第一导电层以及位于所述第一导电层上方的第二导电层，所述第一导电层的材料的功函数大于所述第二导电层的材料的功函数；第二栅极结构，所述第二栅极结构位于所述有源区的第二凹槽内，所述第二栅极结构包括填充于所述第二凹槽的第二栅极，所述第二栅极的材料与所述第二导电层的材料相同。本发明有利于减少位于隔离结构两侧的有源区之间的信号干扰。
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公开(公告)号：CN113345895B
公开(公告)日：2024-07-02
申请号：CN202010099230.3
申请日：2020-02-18
Applicant: 华邦电子股份有限公司
IPC: H01L27/105 , H10B99/00
Abstract: 本发明公开一种存储器装置及其制造方法，存储器装置包含基底、位线、第一绝缘膜、第二绝缘膜、第三绝缘膜和接触件。位线设置于基底上方。第一绝缘膜设置于位线的侧壁上。第二绝缘膜设置于第一绝缘膜上，其中第二绝缘膜的材料与第一绝缘膜的材料不同，且第二绝缘膜的顶表面低于第一绝缘膜的顶表面。第三绝缘膜设置于第二绝缘膜上，其中第三绝缘膜的材料与第二绝缘膜的材料不同，且第三绝缘膜的顶表面低于第一绝缘膜的顶表面。接触件设置于基底上方且邻近位线，其中接触件具有下部低于第三绝缘膜的顶表面和上部高于第三绝缘膜的顶表面，且接触件的下部的宽度小于接触件的上部的宽度。
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公开(公告)号：CN116207035B
公开(公告)日：2024-02-23
申请号：CN202211166823.2
申请日：2022-09-23
Applicant: 北京超弦存储器研究院
IPC: H01L21/762 , H01L27/105 , H10B99/00 , G11C16/04
Abstract: 本公开提供了一种存储器的形成方法及存储器，涉及半导体技术领域，存储器的形成方法包括：提供基底，基底包括硅衬底以及设置在硅衬底上的未图案化的叠层；对叠层进行图案化处理形成多个第一沟槽，以隔离多个存储单元；第一沟槽中形成第一介质层；形成两个相对设置的内凹于硅衬底的侧壁的内凹沟槽；在每个内凹沟槽内分别形成源线，第一沟槽中形成第二介质层；基于被图案化的叠层，形成多个柱状半导体层；形成环绕覆盖在柱状半导体层的侧面的栅极。在本公开中，优先在较深的第一沟槽形成第一介质层，在第一沟槽的形成过程中只需对衬底进行刻蚀，刻蚀环境单一不复杂，降低了工艺难度，且金属杂质更少，提升了半导体的隔离效果。
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公开(公告)号：CN111357085B
公开(公告)日：2023-12-05
申请号：CN201880009756.9
申请日：2018-10-24
Applicant: 株式会社爱发科
IPC: H01L21/3065 , H10B99/00 , H01L27/105 , H10N70/00
Abstract: 本发明的OTS设备的制造方法是在绝缘性的基板上，依次重叠配置第一导电部、由硫族化合物构成的OTS部以及第二导电部而成的OTS设备的制造方法。该制造方法包括：工程A，在所述基板的一面的整个区域形成所述第一导电部；工程B，在所述第一导电部的整个区域形成所述OTS部；工序C，在所述OTS部的整个区域形成所述第二导电部；工程D，以覆盖所述第二导电部的上表面的一部分的方式形成抗蚀剂；工序E，对未覆盖所述抗蚀剂的区域进行干法蚀刻；以及工序F，对所述抗蚀剂进行灰化。在所述工序E，在所述区域的深度方向上，通过一次蚀刻对所述第二导电部、所述OTS部的全部以及所述第一导电部的上部进行处理并去除。
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公开(公告)号：CN117096098A
公开(公告)日：2023-11-21
申请号：CN202310938758.9
申请日：2023-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/8234 , H01L27/105 , H01L29/78 , H01L23/528 , H01L23/522
Abstract: 方法包括：形成设置在衬底上的第一鳍和第二鳍；在第一鳍和第二鳍上方形成栅极结构；在第一鳍上外延生长第一源极/漏极(S/D)部件，并且在第二鳍上外延生长第二S/D部件；沉积覆盖第一S/D部件和第二S/D部件的介电层；蚀刻介电层以形成暴露第一S/D部件和第二S/D部件的沟槽；在沟槽中形成从第一S/D部件延伸至第二S/D部件的金属结构；实施切割金属工艺以形成开口，开口将金属结构分成第一S/D部件上方的第一段和第二S/D部件上方的第二段；以及在开口中沉积隔离部件。隔离部件将第一段与第二段分隔开。本申请的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN115832015B
公开(公告)日：2023-09-05
申请号：CN202211476393.4
申请日：2022-11-23
Applicant: 北京超弦存储器研究院
IPC: H01L29/08 , H01L29/78 , H01L27/105 , H01L21/336
Abstract: 一种半导体器件及其制备方法、电子设备，所述半导体器件包括：设置在衬底上的至少一个垂直沟道的晶体管，位线；所述晶体管包括沿垂直于所述衬底方向延伸的半导体层，所述半导体层包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述衬底和所述第一区域之间，所述位线与所述第二区域接触，且所述第二区域与所述位线的接触面的等离子体掺杂物浓度大于等于1e14原子数/平方厘米。本实施例提供的方案，在半导体层的底部的表面形成大于等于1e14原子数/平方厘米的高浓度掺杂，实现位线与半导体层的欧姆接触，从而可以降低位线与第二区域的接触电阻。
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公开(公告)号：CN109643690B
公开(公告)日：2023-08-29
申请号：CN201780052563.7
申请日：2017-12-26
Applicant: TDK株式会社
IPC: H10B61/00 , H01L27/105 , H01L29/82 , H10N50/10
Abstract: 本发明的一个实施方式的磁壁利用型模拟存储元件具备磁化沿第一方向取向的磁化固定层(1)、设置于磁化固定层(1)的一面的非磁性层(2)、相对于磁化固定层(1)夹着非磁性层(2)设置的磁壁驱动层(3)、向磁壁驱动层(3)供给沿第一方向取向的磁化的第一磁化供给单元(4)及供给沿与第一方向相反的第二方向取向的磁化的第二磁化供给单元(5)，第一磁化供给单元(4)及第二磁化供给单元(5)中至少一方是与磁壁驱动层(3)相接且沿相对于磁壁驱动层(3)交叉的方向延伸的自旋轨道转矩配线。
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公开(公告)号：CN111279351B
公开(公告)日：2023-08-25
申请号：CN201980005310.3
申请日：2019-02-27
Applicant: TDK株式会社
IPC: G06G7/60 , G06N3/063 , H01L29/82 , H01L27/04 , H10B99/00 , H01L21/822 , H01L27/105
Abstract: 本发明提供一种积和运算器(1)，其包括积运算部(10)以及和运算部(11)，所述积运算部(10)包括作为电阻变化元件的多个积运算元件(10AA、10AB)和至少一个参考元件(10AMAX、10AMIN)，所述和运算部(11)至少包括检测来自所述多个积运算元件的输出的合计值的输出检测器(11A)，所述多个积运算元件各自为磁阻效应元件，包括：具有磁壁的磁化自由层；磁化方向被固定的磁化固定层；和由所述磁化自由层与所述磁化固定层夹持的非磁性层，所述参考元件为包括不具有磁壁的磁化自由层的参考磁阻效应元件。
