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公开(公告)号：CN112689896B
公开(公告)日：2025-02-28
申请号：CN201980057579.6
申请日：2019-09-05
Applicant: 东京毅力科创株式会社
Abstract: 一种半导体器件包括：具有基本平坦表面的衬底；第一逻辑门，该第一逻辑门设置在该衬底上并且包括具有第一沟道和第一对源极‑漏极区域的第一场效应晶体管(FET)；第二逻辑门，该第二逻辑门沿垂直于该衬底的表面的竖直方向堆叠在该第一逻辑门上方，该第二逻辑门包括具有第二沟道和第二对源极‑漏极区域的第二FET；以及接触件，该接触件将该第一FET的源极‑漏极区域电连接到该第二FET的源极‑漏极区域，使得在该第一逻辑门与该第二逻辑门之间流动的电流的至少一部分将沿所述竖直方向流动。
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公开(公告)号：CN111542919B
公开(公告)日：2024-05-10
申请号：CN201980007134.7
申请日：2019-01-04
Applicant: 东京毅力科创株式会社
IPC: H01L21/768 , H01L21/033
Abstract: 本文中的技术包括形成蚀刻掩模以形成接触孔和其他特征的方法。与传统的直接印刷光刻方法相比，本文中的技术使用反转方法来创建具有改善的临界尺寸均匀性和接触边缘粗糙度的接触孔图案。柱被印刷为最初的结构。最初的结构被重新成形以改变平滑度、均匀性和/或尺寸。共形膜沉积在柱上。共形膜可以包括含金属的材料。执行如下平坦化处理，所述平坦化处理将柱向下去除至基板的工作表面，从而留下基板的工作表面上的共形膜。然后，该共形膜可以被用作用于其他图案转印的蚀刻掩模。
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公开(公告)号：CN109952654B
公开(公告)日：2023-05-05
申请号：CN201780069522.9
申请日：2017-11-14
Applicant: 东京毅力科创株式会社
Abstract: 一种制造半导体装置的方法，包括提供在其上具有层状鳍结构的衬底。所述层状鳍结构包括基底鳍部分、设置在所述基底鳍部分上的牺牲部分和设置在所述牺牲部分上的沟道部分。在所述衬底上在所述层状鳍结构上方提供掺杂源膜，并且使掺杂材料从所述掺杂源膜扩散到所述层状鳍结构的除所述沟道部分之外的一部分中，以在所述层状鳍结构中形成扩散掺杂区。在所述衬底上在所述层状鳍结构的至少所述扩散掺杂区上方提供隔离材料。
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公开(公告)号：CN113826192B
公开(公告)日：2023-01-13
申请号：CN202080036071.0
申请日：2020-03-31
Applicant: 东京毅力科创株式会社(JP)
IPC: H01L21/8234 , H01L21/283 , H01L21/768
Abstract: 一种半导体器件包括具有多个晶体管器件的第一层级、以及定位在第一层级上的第一布线层级。第一布线层级包括平行于第一层级延伸的多条导电线、垂直于第一层级延伸的多个导电垂直互连、以及垂直于第一层级延伸并且包括具有可变电阻率的可编程材料的一个或多个可编程垂直互连，具有可变电阻率是在于一个或多个可编程垂直互连根据电流模式在导电与非导电之间改变。
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公开(公告)号：CN114586149A
公开(公告)日：2022-06-03
申请号：CN202080073455.X
申请日：2020-08-21
Applicant: 东京毅力科创株式会社
IPC: H01L23/522 , H01L23/528 , H01L25/065 , H01L25/07 , H01L27/06 , H01L27/088 , H01L27/092 , H01L21/768 , H01L21/822 , H01L21/8234 , H01L21/8238 , H01L21/50
Abstract: 本披露内容的各方面提供了一种包括多个结构的半导体装置。这些结构中的第一结构包括第一晶体管堆叠，该第一晶体管堆叠包括形成在衬底上的第一晶体管和沿着基本垂直于该半导体装置的衬底平面的Z方向堆叠在该第一晶体管上的第二晶体管。这些结构中的第一结构进一步包括局部互连结构。该第一晶体管夹在两个局部互连结构之间。这些结构中的第一结构进一步包括基本平行于Z方向的垂直导电结构。这些垂直导电结构被配置为通过与这些局部互连结构电耦合来至少为这些结构中的第一结构提供电源。这些垂直导电结构之一沿该Z方向的高度至少是这些结构中的第一结构的高度。
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Patent Agency Ranking
公开(公告)号：CN114450772A
公开(公告)日：2022-05-06
申请号：CN202080067413.5
申请日：2020-09-04
Applicant: 东京毅力科创株式会社
IPC: H01L21/28 , H01L21/3205 , H01L21/336 , H01L21/74 , H01L21/768 , H01L21/822 , H01L21/8234 , H01L21/8238 , H01L23/528 , H01L23/535 , H01L27/06 , H01L27/088 , H01L27/092 , H01L29/423 , H01L29/786
Abstract: 在衬底上形成第一晶体管的第一源极/漏极(S/D)结构，并且其位于第一晶体管的第一沟道结构的第一端处。在第一S/D结构的表面上沉积第一替代硅化物层，并且其由第一电介质制成。形成第二电介质以覆盖第一替代硅化物层和第一S/D结构。随后在第二电介质中形成第一互连开口，以露出第一替代硅化物层。用第一替代互连层填充第一互连开口，其中，该第一替代互连层由第三电介质制成。进一步地，对衬底执行热处理。去除第一替代互连层和第一替代硅化物层。在第一S/D结构的表面上形成第一硅化物层。
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公开(公告)号：CN114175246A
公开(公告)日：2022-03-11
申请号：CN202080053747.7
申请日：2020-06-17
Applicant: 东京毅力科创株式会社
IPC: H01L27/02 , H01L27/06 , H01L21/8238 , H01L27/092
Abstract: 一种集成电路包括单位单元阵列，该阵列中的每个单位单元包括布置成堆叠体场效应晶体管。局部互连结构形成这些场效应晶体管的选择端子之间的选择导电路径，以限定被限制在每个单位单元内的单元电路系统。触点阵列设置在该单位单元的可触及表面上，其中，每个触点电耦合到该单元电路系统的对应电节点。
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公开(公告)号：CN113875007A
公开(公告)日：2021-12-31
申请号：CN202080039123.X
申请日：2020-05-22
Applicant: 东京毅力科创株式会社
IPC: H01L27/092 , H01L21/822 , H01L21/8234 , H01L21/8238 , H01L23/528 , H01L23/535 , H01L27/06 , H01L27/088 , H01L29/08 , H03K19/21
Abstract: 一种3D IC，包括：具有衬底表面的衬底；第一半导体器件堆叠体，该第一半导体器件堆叠体沿着该衬底的厚度方向堆叠；以及第二半导体器件堆叠体，该第二半导体器件堆叠体沿着该衬底的厚度方向堆叠并且在沿着该衬底表面的方向上邻近该第一堆叠体设置。该第一堆叠体和该第二堆叠体的每个半导体器件包括栅极以及设置在各自的栅极的相反两侧的一对源极‑漏极区，并且该第一堆叠体和该第二堆叠体的每个栅极是分裂栅极。栅极接触件在物理上连接到这些半导体器件中的第一半导体器件的第一分裂栅极。该栅极接触件形成局部互连结构的至少一部分，该局部互连结构在该3D IC中将该第一半导体器件电连接到第二半导体器件。
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公开(公告)号：CN112689896A
公开(公告)日：2021-04-20
申请号：CN201980057579.6
申请日：2019-09-05
Applicant: 东京毅力科创株式会社
IPC: H01L27/105 , H01L27/07
Abstract: 一种半导体器件包括：具有基本平坦表面的衬底；第一逻辑门，该第一逻辑门设置在该衬底上并且包括具有第一沟道和第一对源极‑漏极区域的第一场效应晶体管(FET)；第二逻辑门，该第二逻辑门沿垂直于该衬底的表面的竖直方向堆叠在该第一逻辑门上方，该第二逻辑门包括具有第二沟道和第二对源极‑漏极区域的第二FET；以及接触件，该接触件将该第一FET的源极‑漏极区域电连接到该第二FET的源极‑漏极区域，使得在该第一逻辑门与该第二逻辑门之间流动的电流的至少一部分将沿所述竖直方向流动。
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公开(公告)号：CN111699548A
公开(公告)日：2020-09-22
申请号：CN201980012400.5
申请日：2019-03-19
Applicant: 东京毅力科创株式会社
IPC: H01L21/687 , H01L21/683 , H01L21/67 , H01L21/02
Abstract: 一种用于不会使基片屈曲或弯曲地均匀地固持基片的设备和方法，由此使得能够获得该基片的准确形状测量值，例如晶片曲率、z高度值和其他表面特性。技术包括使用液体作为基片的支撑表面，由此提供均匀的支撑。所使用的液体具有与被支撑的基片相同的比重，使得该基片可以浮在该液体上而不会下沉。该基片的均匀支撑能够实现精确的度量。
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