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公开(公告)号：CN112152607B
公开(公告)日：2024-07-16
申请号：CN202010968478.9
申请日：2020-09-15
申请人： OPPO广东移动通信有限公司
发明人： 刘君
IPC分类号： H03K19/21 , H03K19/01 , H03K19/003 , H04W12/106
摘要： 本申请实施例提供一种完整性保护电路及其数据处理方法和原始数据校验装置，涉及信息安全技术领域，可提高时钟频率、满足吞吐量的需求，改善时钟与数据延时的问题。该完整性保护电路包括密钥输入电路、逻辑电路和数据输入电路。密钥输入电路向逻辑电路输入多个N位的密钥序列，密钥输入电路包括多个子输入电路；数据输入电路向逻辑电路输入原始数据。i为1～log2N之间的各个整数，i＝1，第i异或电路的输入端与相邻两个子输入电路和第i级子数据输入电路连接，子输入电路向第i异或电路输入1位密钥，根据原始数据，输出2位密钥的异或结果；i≥2，根据原始数据，输出第n个第i‑1异或电路的异或结果与第n+2i‑1个第i‑1异或电路的异或结果的异或结果。
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公开(公告)号：CN111868661B
公开(公告)日：2024-07-12
申请号：CN201980016575.3
申请日：2019-01-28
申请人： 康杜实验室公司
摘要： 所描述的方法和系统用于：经连续的多个信令间隔接收多个码字，每一个码字均以多个符号的形式经多线路总线的各线路被接收，所述多个符号由多个多输入比较器(MIC)接收，其中，每一个符号均由至少两个MIC接收；对于每一个码字，均生成所接收的符号的对应的一组线性组合；经所述连续的多个信令间隔，生成多个复合时偏测量信号，每一个复合时偏测量信号均基于一个或多个线性组合的样本；以及更新所述多线路总线的各线路的线路特定时偏值，其中，一个或多个线路特定时偏值根据与由至少两个不同MIC形成的线性组合相关联的复合时偏测量信号进行更新。
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公开(公告)号：CN118074706A
公开(公告)日：2024-05-24
申请号：CN202410190934.X
申请日：2024-02-21
申请人： 中国科学技术大学
摘要： 本公开提供一种光电半导体器件结构、光电逻辑门器件及操作方法，该光电逻辑门器件基于半导体外延片结构制备而成，所述光电逻辑门器件包括电信号输入单元、光信号输入单元、逻辑门控制单元；其中：电信号输入单元用于施加输入电信号；光信号输入单元用于施加输入光信号以使光电逻辑门器件产生光响应电流；逻辑门控制单元用于施加偏置电压，使得光电逻辑门器件实现不同的逻辑门功能，从而基于所述输入电信号和所述光响应电流输出不同的逻辑运算结果。
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公开(公告)号：CN117636945A
公开(公告)日：2024-03-01
申请号：CN202410109635.9
申请日：2024-01-26
申请人： 安徽大学 , 合肥市微电子研究院有限公司
IPC分类号： G11C11/407 , H03K19/21
摘要： 本发明属于集成电路领域，具体涉及一种5bit带符号位的同或与同或累加运算电路、CIM电路。其具有数据存储和逻辑运算功能，该电路包括8T‑SRAM单元，以及由N1~N6，P1、P2构成的计算单元；N1的漏极接输出位线IBL1，N1的源极接N3的漏极；N2的漏极接输出位线IBL2，N2的源极接N4的漏极；P1的源极接输出位线CBL1，P1的漏极接N5的漏极；P2的源极接输出位线CBL2，P2、N6的漏极相连；N1、N2、P1和P2的栅极接运算节点FO；N3和N5的栅极接输入信号线INH；N4和N6的栅极接输入信号线INL；N3~N6的源极接地；本发明可以大幅提高神经网络中同或运算的数据处理效率。
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公开(公告)号：CN109474268B
公开(公告)日：2024-02-06
申请号：CN201811556850.4
申请日：2018-12-19
申请人： 北京比特大陆科技有限公司
摘要： 本申请提供一种电路结构、电路板和超算设备，其中，该电路结构包括：至少两级运算电路单元，相邻的运算电路单元连接，每一个运算电路单元与用于输出待计算参数的输出单元连接，运算电路单元为应用于BLAKE算法的电路上的最小单元；电路结构上的各运算电路单元的加法器与异或门之间设置有时序逻辑元件，和/或，电路结构上的加法器的输入端上设置有时序逻辑元件。进而可以通过上述电路结构实现BLAKE算法；并且，将加法运算和异或运算通过时序逻辑元件进行隔离，和/或，通过时序逻辑元件可以去除输入到加法器中的信号的毛刺；从而，可以降低电路结构中的计时频率，可以防止计时频率的传播，降低整个电路结构的动态功耗。
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公开(公告)号：CN116860203A
公开(公告)日：2023-10-10
申请号：CN202310659324.5
申请日：2023-06-05
申请人： 清华大学
摘要： 本申请提供一种全加器，包括第一同或逻辑门、第二反相器、第一异或逻辑门和选择器，第一同或逻辑门用于实现第一信号和第二信号的同或，输出进位传播信号的互补信号，第二反相器的输入端连接第一同或逻辑门的输出端，第二反相器的输出端用于输出进位传播信号。第一异或逻辑门的第一控制端连接第二反相器的输出端，第二控制端连接第一同或逻辑门的输出端，输入端接收进位输入信号，输出端输出和位输出信号。通过第二反相器产生进位传播信号，能够节省电路实现面积以及负载电容，实现较低的动态功耗，并能够消除延迟较大限制性能的进位传播信号产生模块，提高全加器的性能。
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公开(公告)号：CN116470905A
公开(公告)日：2023-07-21
申请号：CN202310267737.9
申请日：2023-03-20
申请人： 中国科学院微小卫星创新研究院 , 上海微小卫星工程中心
摘要： 本发明提供了一种自校验的数据表决系统，包括输入校验单元、输出逻辑单元、输出校验单元和校验处理单元。其中，在输入校验单元和输出校验单元中都设置了异或单元、多路双轨码校验器和码校验器，通过对输入数据的两个不同位数据进行异或处理，再结合多路双轨码校验器生成具有随机性的测试集，使码校验器可以获得完整的测试码，避免测试信息的损失。校验处理单元根据输入校验单元的第二校验结果和输出校验单元的第五校验结果来判断数据表决系统的状态，以及处理方式，可以达到对输入数据的校验以及对数据表决系统自身的校验，实现真正的自校验，有利于提高电子系统的可靠性。
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公开(公告)号：CN115454378B
公开(公告)日：2023-07-18
申请号：CN202211069603.8
申请日：2022-09-01
申请人： 深圳市紫光同创电子有限公司
摘要： 本申请属于集成电路技术领域，公开了一种查找表电路。该第一查找表的第一至第五输入端分别被配置为接收第一输入、第二输入、第三输入或第七输入、第四输入以及第五输入或第六输入，第一查找表的第一输出端被配置为查找表电路的第一输出，第一查找表的第二输出端和第三输出端分别耦接至进位级联多路复用器的选择端和第一输入端；第二查找表的第一至第五输入端分别被配置为接收第一输入、第二输入、第三输入、第四输入或第八输入以及第五输入或进位输入，第二查找表的输出端被配置为查找表电路的第二输出；本申请提供查找表电路的两个五输入查找表的重叠逻辑少，大幅度提高了查找表电路的可配置功能，增加了查找表电路的函数表达能力。
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公开(公告)号：CN115454378A
公开(公告)日：2022-12-09
申请号：CN202211069603.8
申请日：2022-09-01
申请人： 深圳市紫光同创电子有限公司
摘要： 本申请属于集成电路技术领域，公开了一种查找表电路。该查找表电路的第一查找表的第一至第五输入端分别被配置为接收第一输入、第二输入、第三输入或第七输入、第四输入以及第五输入或第六输入，第一查找表的第一输出端被配置为查找表电路的第一输出，第一查找表的第二输出端和第三输出端分别耦接至进位级联多路复用器的选择端和一输入端；第二查找表的第一至第五输入端分别被配置为接收第一输入、第二输入、第三输入、第四输入或第八输入以及第五输入或进位输入，第二查找表的输出端被配置为查找表电路的第二输出；本申请提供查找表电路的两个五输入查找表的重叠逻辑少，大幅度提高了查找表电路的可配置功能，增加了查找表电路的函数表达能力。
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