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公开(公告)号：CN113841231A
公开(公告)日：2021-12-24
申请号：CN202080037122.1
申请日：2020-04-03
Applicant: 东京毅力科创株式会社
IPC: H01L21/822 , H01L27/11 , H01L21/8238
Abstract: 一种半导体器件包括电介质层和局部互连，这些电介质层和局部互连交替地堆叠在衬底上方、并且沿着该衬底的顶表面侧向延伸。这些电介质层的侧壁和这些局部互连的侧壁具有阶梯构型。这些局部互连通过电介质层彼此间隔开，并且具有未被这些电介质层覆盖的部分。该半导体器件还包括选择性地位于这些局部互连的露出的部分上方的导电层，其中，这些导电层的侧壁和这些局部互连的侧壁是共面的。该半导体器件进一步包括从这些电介质层延伸的隔离盖。这些隔离盖沿着这些导电层的侧壁和这些局部互连的侧壁定位，以便将这些导电层彼此隔开。
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公开(公告)号：CN114175248A
公开(公告)日：2022-03-11
申请号：CN202080054218.9
申请日：2020-06-24
Applicant: 东京毅力科创株式会社
IPC: H01L27/092 , H01L27/06 , H01L21/8238
Abstract: 本披露内容的各方面提供了一种半导体装置，该装置包括第一晶体管堆叠体和第二晶体管堆叠体。该第一堆叠体包括第一晶体管和沿着垂直于衬底平面的Z方向堆叠在该第一晶体管上的第二晶体管。该第二堆叠体包括第三晶体管和沿着该Z方向堆叠在该第三晶体管上的第四晶体管。该半导体装置包括第一布线轨道和与该第一布线轨道电隔离的第二布线轨道。该第一布线轨道和该第二布线轨道在平行于衬底平面的X方向上延伸。第一导电迹线和第四导电迹线分别将该第一晶体管的第一栅极和该第四晶体管的第四栅极导电耦合到该第一布线轨道。第一端子结构分别导电耦合该第一晶体管、该第二晶体管、该第三晶体管和该第四晶体管的四个源极/漏极端子。
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公开(公告)号：CN112956024A
公开(公告)日：2021-06-11
申请号：CN201980071531.0
申请日：2019-10-29
Applicant: 东京毅力科创株式会社
IPC: H01L27/06 , H01L27/088 , H01L27/11 , H01L27/115
Abstract: 一种三维(3D)集成电路(IC)包括具有衬底表面的衬底、设置在该衬底中的电力轨、以及第一半导体器件层级，该第一半导体器件层级设置在该衬底中并且沿着该衬底的厚度方向位于该电力轨之上。布线层级设置在该衬底中，并且第二半导体器件层级设置在该衬底中并沿着该厚度方向位于该布线层级之上。该第二半导体器件层级在该厚度方向上堆叠在该第一半导体器件层级上，使得该布线层级插入在该第一半导体器件层级与该第二半导体器件层级之间。第一竖直互连结构从该布线层级向下延伸到该第一半导体器件层级，以将该布线层级电连接到该第一半导体器件层级内的器件。第二竖直互连结构从该布线层级向上延伸到该第二半导体器件层级，以将该布线层级电连接到该第二半导体器件层级内的器件。
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公开(公告)号：CN112585752A
公开(公告)日：2021-03-30
申请号：CN201980055054.9
申请日：2019-09-04
Applicant: 东京毅力科创株式会社
IPC: H01L27/11
Abstract: 提供了一种半导体器件。该半导体器件包括晶体管堆叠，该晶体管堆叠具有堆叠在衬底上方的多个晶体管对。该多个晶体管对中的每个晶体管对包括堆叠在彼此上方的n型晶体管和p型晶体管。该多个晶体管对具有：堆叠在该衬底上方并电耦合到该多个晶体管对的栅极结构的多个栅极电极、以及堆叠在该衬底上方并且电耦合到该多个晶体管对的源极区域和漏极区域的多个源极/漏极(S/D)局部互连。该半导体器件进一步包括在该衬底上方形成的一个或多个导电平面。该一个或多个导电平面被定位成与该晶体管堆叠相邻、跨越该晶体管堆叠的高度并且电耦合到该晶体管堆叠。
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公开(公告)号：CN114586149A
公开(公告)日：2022-06-03
申请号：CN202080073455.X
申请日：2020-08-21
Applicant: 东京毅力科创株式会社
IPC: H01L23/522 , H01L23/528 , H01L25/065 , H01L25/07 , H01L27/06 , H01L27/088 , H01L27/092 , H01L21/768 , H01L21/822 , H01L21/8234 , H01L21/8238 , H01L21/50
Abstract: 本披露内容的各方面提供了一种包括多个结构的半导体装置。这些结构中的第一结构包括第一晶体管堆叠，该第一晶体管堆叠包括形成在衬底上的第一晶体管和沿着基本垂直于该半导体装置的衬底平面的Z方向堆叠在该第一晶体管上的第二晶体管。这些结构中的第一结构进一步包括局部互连结构。该第一晶体管夹在两个局部互连结构之间。这些结构中的第一结构进一步包括基本平行于Z方向的垂直导电结构。这些垂直导电结构被配置为通过与这些局部互连结构电耦合来至少为这些结构中的第一结构提供电源。这些垂直导电结构之一沿该Z方向的高度至少是这些结构中的第一结构的高度。
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Patent Agency Ranking
公开(公告)号：CN114450772A
公开(公告)日：2022-05-06
申请号：CN202080067413.5
申请日：2020-09-04
Applicant: 东京毅力科创株式会社
IPC: H01L21/28 , H01L21/3205 , H01L21/336 , H01L21/74 , H01L21/768 , H01L21/822 , H01L21/8234 , H01L21/8238 , H01L23/528 , H01L23/535 , H01L27/06 , H01L27/088 , H01L27/092 , H01L29/423 , H01L29/786
Abstract: 在衬底上形成第一晶体管的第一源极/漏极(S/D)结构，并且其位于第一晶体管的第一沟道结构的第一端处。在第一S/D结构的表面上沉积第一替代硅化物层，并且其由第一电介质制成。形成第二电介质以覆盖第一替代硅化物层和第一S/D结构。随后在第二电介质中形成第一互连开口，以露出第一替代硅化物层。用第一替代互连层填充第一互连开口，其中，该第一替代互连层由第三电介质制成。进一步地，对衬底执行热处理。去除第一替代互连层和第一替代硅化物层。在第一S/D结构的表面上形成第一硅化物层。
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公开(公告)号：CN114365275A
公开(公告)日：2022-04-15
申请号：CN202080064216.8
申请日：2020-07-29
Applicant: 东京毅力科创株式会社
IPC: H01L21/8238 , H01L21/02 , H01L21/336 , H01L21/822 , H01L27/092 , H01L29/786
Abstract: 描述了形成晶体管器件的方法，该方法包括：在衬底上形成第一晶体管平面，该第一晶体管平面包括适用于形成场效应晶体管的沟道的至少一层外延膜；在该第一晶体管平面上沉积第一绝缘体层；在该第一绝缘体层上沉积第一多晶硅层；使用激光加热对该第一多晶硅层进行退火。该激光加热增加了该第一多晶硅层的晶粒尺寸。该方法还包括：在该第一多晶硅层上形成第二晶体管平面，该第二晶体管平面适用于形成场效应晶体管的沟道；在该第二晶体管平面上沉积第二绝缘体层；在该第二绝缘体层上沉积第二多晶硅层；以及使用激光加热对该第二多晶硅层进行退火。
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公开(公告)号：CN114175246A
公开(公告)日：2022-03-11
申请号：CN202080053747.7
申请日：2020-06-17
Applicant: 东京毅力科创株式会社
IPC: H01L27/02 , H01L27/06 , H01L21/8238 , H01L27/092
Abstract: 一种集成电路包括单位单元阵列，该阵列中的每个单位单元包括布置成堆叠体场效应晶体管。局部互连结构形成这些场效应晶体管的选择端子之间的选择导电路径，以限定被限制在每个单位单元内的单元电路系统。触点阵列设置在该单位单元的可触及表面上，其中，每个触点电耦合到该单元电路系统的对应电节点。
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公开(公告)号：CN114097074A
公开(公告)日：2022-02-25
申请号：CN202080050477.4
申请日：2020-07-10
Applicant: 东京毅力科创株式会社
IPC: H01L21/8238 , H01L27/092 , H01L29/423 , H01L29/786
Abstract: 一种用于微制造具有环绕式栅极场效应晶体管器件的三维晶体管堆叠的方法。沟道悬挂在源极区/漏极区之间。每个沟道选择性地沉积有被设计成用于调整沟道的阈值电压的材料层。这些层可以是氧化物、高k材料、功函数材料和金属化部。三维晶体管堆叠在单个封装中形成高阈值电压器件和低阈值电压器件的阵列。
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公开(公告)号：CN113875007A
公开(公告)日：2021-12-31
申请号：CN202080039123.X
申请日：2020-05-22
Applicant: 东京毅力科创株式会社
IPC: H01L27/092 , H01L21/822 , H01L21/8234 , H01L21/8238 , H01L23/528 , H01L23/535 , H01L27/06 , H01L27/088 , H01L29/08 , H03K19/21
Abstract: 一种3D IC，包括：具有衬底表面的衬底；第一半导体器件堆叠体，该第一半导体器件堆叠体沿着该衬底的厚度方向堆叠；以及第二半导体器件堆叠体，该第二半导体器件堆叠体沿着该衬底的厚度方向堆叠并且在沿着该衬底表面的方向上邻近该第一堆叠体设置。该第一堆叠体和该第二堆叠体的每个半导体器件包括栅极以及设置在各自的栅极的相反两侧的一对源极‑漏极区，并且该第一堆叠体和该第二堆叠体的每个栅极是分裂栅极。栅极接触件在物理上连接到这些半导体器件中的第一半导体器件的第一分裂栅极。该栅极接触件形成局部互连结构的至少一部分，该局部互连结构在该3D IC中将该第一半导体器件电连接到第二半导体器件。
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