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公开(公告)号：CN114503277A
公开(公告)日：2022-05-13
申请号：CN202080067957.1
申请日：2020-08-17
Applicant: 东京毅力科创株式会社
IPC: H01L29/06 , H01L29/08 , H01L29/161 , H01L29/423 , H01L29/775 , H01L29/786 , H01L27/06 , H01L27/092 , H01L21/335 , H01L21/822 , H01L21/8238 , B82Y10/00
Abstract: 一种半导体器件包括形成在衬底上方的第一晶体管对。第一晶体管对包括堆叠在彼此上方的n型晶体管和p型晶体管。n型晶体管具有第一沟道区，该第一沟道区包括具有第一带隙值的一个或多个第一纳米沟道。该一个或多个第一纳米沟道沿着该衬底横向延伸、堆叠在该衬底上方并彼此间隔开。p型晶体管具有第二沟道区，该第二沟道区包括由化合物材料制成的一个或多个第二纳米沟道，该化合物材料具有基于该化合物材料的预定材料比的第二带隙值。该一个或多个第二纳米沟道沿着衬底横向延伸、堆叠在该衬底上方并彼此间隔开。
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公开(公告)号：CN113826191A
公开(公告)日：2021-12-21
申请号：CN202080036410.5
申请日：2020-03-31
Applicant: 东京毅力科创株式会社
IPC: H01L21/768 , H01L45/00
Abstract: 一种半导体器件，包括具有多个晶体管器件的第一层级、以及定位在第一层级上的第一布线层级。第一布线层级包括平行于第一层级延伸的多条导电线、以及平行于第一层级延伸的一个或多个可编程水平桥。一个或多个可编程水平桥中的每一个可编程水平桥电连接第一布线层级中的多条导电线中的两条相应导电线。一个或多个可编程水平桥包括具有可变电阻率的可编程材料，具有可变电阻率是在于一个或多个可编程水平桥在导电与非导电之间改变。
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公开(公告)号：CN113632213A
公开(公告)日：2021-11-09
申请号：CN202080025873.1
申请日：2020-02-25
Applicant: 东京毅力科创株式会社
IPC: H01L21/67 , H01L23/544
Abstract: 一种用于在裸片级标记半导体衬底以提供唯一认证和序列化的方法，该方法包括：使用基于掩模的光刻法将第一图案的光化辐射投射到该衬底上的光刻胶层上，该第一图案限定半导体器件结构；以及使用直写式投射将第二图案的光化辐射投射到该光刻胶层上，该第二图案限定唯一标识符。
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公开(公告)号：CN113826192B
公开(公告)日：2023-01-13
申请号：CN202080036071.0
申请日：2020-03-31
Applicant: 东京毅力科创株式会社(JP)
IPC: H01L21/8234 , H01L21/283 , H01L21/768
Abstract: 一种半导体器件包括具有多个晶体管器件的第一层级、以及定位在第一层级上的第一布线层级。第一布线层级包括平行于第一层级延伸的多条导电线、垂直于第一层级延伸的多个导电垂直互连、以及垂直于第一层级延伸并且包括具有可变电阻率的可编程材料的一个或多个可编程垂直互连，具有可变电阻率是在于一个或多个可编程垂直互连根据电流模式在导电与非导电之间改变。
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公开(公告)号：CN114365275A
公开(公告)日：2022-04-15
申请号：CN202080064216.8
申请日：2020-07-29
Applicant: 东京毅力科创株式会社
IPC: H01L21/8238 , H01L21/02 , H01L21/336 , H01L21/822 , H01L27/092 , H01L29/786
Abstract: 描述了形成晶体管器件的方法，该方法包括：在衬底上形成第一晶体管平面，该第一晶体管平面包括适用于形成场效应晶体管的沟道的至少一层外延膜；在该第一晶体管平面上沉积第一绝缘体层；在该第一绝缘体层上沉积第一多晶硅层；使用激光加热对该第一多晶硅层进行退火。该激光加热增加了该第一多晶硅层的晶粒尺寸。该方法还包括：在该第一多晶硅层上形成第二晶体管平面，该第二晶体管平面适用于形成场效应晶体管的沟道；在该第二晶体管平面上沉积第二绝缘体层；在该第二绝缘体层上沉积第二多晶硅层；以及使用激光加热对该第二多晶硅层进行退火。
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公开(公告)号：CN114127913A
公开(公告)日：2022-03-01
申请号：CN202080049671.0
申请日：2020-06-17
Applicant: 东京毅力科创株式会社
IPC: H01L21/8234 , H01L21/8238 , H01L21/336 , H01L29/06 , H01L29/417 , H01L29/423 , H01L29/78 , H01L29/786
Abstract: 在多个晶体管平面上进行晶体管类型集合的微制造，其中，HV(高压晶体管)和LV(低压晶体管)堆叠体都设计在单个衬底上。由于高压晶体管需要更高的漏极‑源极电压(Yds)、更高的栅极电压(Vg)、以及因此更高的Vt(阈值电压)和相对更厚的3D栅极氧化物厚度，因此如本文所述制作的电路为用于NMOS和PMOS的低压器件和高压器件(具有多个不同的栅极氧化物厚度值)提供了多个不同的阈值电压器件，以实现3D器件的多个晶体管平面。
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公开(公告)号：CN114097074A
公开(公告)日：2022-02-25
申请号：CN202080050477.4
申请日：2020-07-10
Applicant: 东京毅力科创株式会社
IPC: H01L21/8238 , H01L27/092 , H01L29/423 , H01L29/786
Abstract: 一种用于微制造具有环绕式栅极场效应晶体管器件的三维晶体管堆叠的方法。沟道悬挂在源极区/漏极区之间。每个沟道选择性地沉积有被设计成用于调整沟道的阈值电压的材料层。这些层可以是氧化物、高k材料、功函数材料和金属化部。三维晶体管堆叠在单个封装中形成高阈值电压器件和低阈值电压器件的阵列。
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公开(公告)号：CN117795647A
公开(公告)日：2024-03-29
申请号：CN202280053016.1
申请日：2022-08-15
Applicant: 东京毅力科创株式会社
IPC: H01L21/033 , G03F7/38 , G03F7/20
Abstract: 一种形成亚分辨率特征的方法，该方法包括：通过掩模将形成在衬底上方的光致抗蚀剂层暴露于具有365nm或更长的第一波长的第一紫外光(UV)辐射，该掩模被配置成以第一临界尺寸形成特征，该光致抗蚀剂层包括暴露于该第一UV辐射的第一部分和在用该第一UV辐射暴露之后未暴露于该第一UV辐射的第二部分；将该第一部分和该第二部分暴露于第二UV辐射；以及在将光致抗蚀剂层暴露于该第二UV辐射之后使该光致抗蚀剂层显影以形成具有小于该第一临界尺寸的第二临界尺寸的亚分辨率特征。
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公开(公告)号：CN114730761A
公开(公告)日：2022-07-08
申请号：CN202080078660.5
申请日：2020-10-08
Applicant: 东京毅力科创株式会社
IPC: H01L27/092
Abstract: 描述了用于不同3D晶体管堆叠体中的源极/漏极区的3D制作的方法，其中同时制作多个平面。这些方法允许制造任何3D源极/漏极序列以针对给定3D逻辑电路或设计来定制逻辑布局。描述了基于NMOS和PMOS场效应晶体管来形成堆叠式SRAM器件、双堆叠式SRAM器件和多个堆叠式反相器的示例。
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公开(公告)号：CN114514608A
公开(公告)日：2022-05-17
申请号：CN202080069344.1
申请日：2020-08-18
Applicant: 东京毅力科创株式会社
IPC: H01L27/092 , H01L27/06 , H01L29/06 , H01L29/08 , H01L29/16 , H01L29/161 , H01L29/423 , H01L29/775 , H01L29/786 , H01L21/335 , H01L21/822 , H01L21/8238 , B82Y10/00
Abstract: 提供了一种半导体器件。该半导体器件具有形成在衬底上方的第一晶体管对。第一晶体管对包括堆叠在彼此上方的n型晶体管和p型晶体管。n型晶体管具有第一沟道区，该第一沟道区包括具有第一应力的一个或多个第一纳米沟道。该一个或多个第一纳米沟道沿着该衬底横向延伸、堆叠在该衬底上方并彼此间隔开。p型晶体管具有第二沟道区，该第二沟道区包括具有第二应力的一个或多个第二纳米沟道。该一个或多个第二纳米沟道沿着衬底横向延伸、堆叠在该衬底上方并彼此间隔开。第一沟道区中的一个或多个第一纳米沟道中的每一个和第二沟道区中的一个或多个第二纳米沟道中的每一个分别被栅极结构围绕。
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