-
公开(公告)号：CN116312687A
公开(公告)日：2023-06-23
申请号：CN202111571043.1
申请日：2021-12-21
申请人： 联华电子股份有限公司
IPC分类号： G11C11/41 , G11C11/419
摘要： 本发明公开一种半导体存储装置的布局，包括基底以及三元内容可寻址存储器。三元内容可寻址存储器设置在基底上并包括多个三元内容可寻址存储器位单元，且其中至少两个沿着一对称轴呈镜像对称，其中各三元内容可寻址存储器位单元包括分别电连接至两条字线的两个存储单元，以及电连接至该些存储单元的逻辑电路。逻辑电路包括两个第一读取晶体管，以及两个第二读取晶体管，各第二读取晶体管包括栅极以及两个源极/漏极区，第二读取晶体管的源极/漏极区分别电连接至两条匹配线以及第一读取晶体管，其中，字线平行地设置于匹配线之间。
-
公开(公告)号：CN111951850B
公开(公告)日：2022-10-04
申请号：CN201910408706.4
申请日：2019-05-16
申请人： 联华电子股份有限公司
IPC分类号： G11C15/04
摘要： 本发明提供一种双端口三态内容可寻址存储器及其布局图案及存储器装置。该双端口三态内容可寻址存储器可包含一第一存储单元、一第二存储单元、一组第一搜寻端子、一组第二搜寻端子、一第一比较电路、一第二比较电路、一第一匹配端子以及一第二匹配端子，其中该第一比较电路分别耦接至该第一存储单元、该第二存储单元、该组第一搜寻端子以及该第一匹配端子，而该第二比较电路分别耦接至该第一存储单元、该第二存储单元、该组第二搜寻端子以及该第二匹配端子。另外，第一搜寻数据以及第二搜寻数据可同时被输入至该双端口三态内容可寻址存储器以供判断该第一搜寻数据以及该第二搜寻数据是否与该双端口三态内容可寻址存储器中的内容数据匹配。
-
公开(公告)号：CN111863069A
公开(公告)日：2020-10-30
申请号：CN202010606738.8
申请日：2015-06-17
申请人： 联华电子股份有限公司
IPC分类号： G11C11/413 , H01L27/11 , H01L29/06
摘要： 本发明公开一种八晶体管静态随机存取存储器(8T-SRAM)的布局图案与形成方法，其布局图案包含一第一扩散区、一第二扩散区以及一第三扩散区位于一基底上，其中该第三扩散区与该第一扩散区之间存在有一极限间距区，且该极限间距区直接接触该第一扩散区与该第三扩散区，以及一第一增设扩散区、一第二增设扩散区与一第三增设扩散区，分别沿着该第一扩散区、该第二扩散区与该第三扩散区的外围排列，并分别直接接触该第一扩散区、该第二扩散区与该第三扩散区，其中该增设扩散区不位于该极限间距区的范围内。
-
公开(公告)号：CN111785721A
公开(公告)日：2020-10-16
申请号：CN202010781720.1
申请日：2017-10-17
申请人： 联华电子股份有限公司
IPC分类号： H01L27/11
摘要： 本发明公开一种形成静态随机存取存储器单元阵列的方法，包含有下述步骤。首先，图案化而形成多个鳍状结构于一基底上，其中此些鳍状结构包含多个主动鳍状结构以及多个牺牲鳍状结构，各通道晶体管(PG FinFET)与对应的一降压晶体管(PD FinFET)至少共享一主动鳍状结构，在一存储器单元中二相邻的升压晶体管(PU FinFET)跨设的二主动鳍状结构之间设置有至少一牺牲鳍状结构。接着，移除此些牺牲鳍状结构的至少一部分。本发明更提出一种以此方法形成的静态随机存取存储器单元阵列。
-
公开(公告)号：CN110729013A
公开(公告)日：2020-01-24
申请号：CN201810777449.7
申请日：2018-07-16
申请人： 联华电子股份有限公司
IPC分类号： G11C15/04
摘要： 本发明公开一种用于三态内容寻址存储器的控制电路。该三态内容寻址存储器的控制电路包括第一逻辑单元及第二逻辑单元。第一逻辑单元耦接于第一存储单元、第二存储单元、第一查找线、第二查找线，参考电压端及匹配线。第二逻辑单元耦接于所述第一存储单元、所述第二存储单元、所述第一查找线、所述第二查找线、第一供电线及第二供电线。当所述第一查找线及所述第二查找线的电压匹配于所述第一存储单元及所述第二存储单元的电压时，所述第二逻辑单元提供路径使所述第一供电线电性连接于所述第二供电线。
-
公开(公告)号：CN118019320A
公开(公告)日：2024-05-10
申请号：CN202211510471.8
申请日：2022-11-29
申请人： 联华电子股份有限公司
摘要： 本发明公开一种静态随机存取存储器(SRAM)的布局图案，至少包含多条栅极结构位于一基底上并且跨越该多条鳍状结构，以组成多个晶体管分布于该基底上，该多个晶体管包含:两个上拉晶体管(PU)、两个下拉晶体管(PD)，共同组成一栓锁电路(latch)，以及两个存取晶体管(PG)连接该栓锁电路，其中在任一静态随机存取存储器存储单元中，该上拉晶体管(PU)所包含的该鳍状结构定义为一上拉晶体管鳍状结构、该下拉晶体管(PD)所包含的该鳍状结构定义一下拉晶体管鳍状结构、该存取晶体管(PG)所包含的该鳍状结构定义一存取晶体管鳍状结构，其中该下拉晶体管鳍状结构的一宽度比该存取晶体管鳍状结构的宽度更宽。
-
公开(公告)号：CN113270408B
公开(公告)日：2023-09-01
申请号：CN202011146335.6
申请日：2015-11-23
申请人： 联华电子股份有限公司
IPC分类号： H10B10/00 , H01L29/423 , H01L21/28
摘要： 本发明公开一种避免电路短路的改良多晶硅虚置技术，其中本发明提供一种鳍状晶体管SRAM存储元件，以及制作上述元件的方法，可防止当部分金属接触件靠近相邻虚置边缘单元的虚置栅极时，电流在位单元的金属接触件之间通过虚置栅极所产生的短路现象。本发明一实施例，通过一经改良的栅极空槽图案，延伸邻近位单元的一或多个栅极空槽的长度，以在图案化栅极层的过程中，图案化并区段化靠近主动存储器单元的金属接触件的虚置栅极线。在另一实施例中，图案化栅极层的过程中，调整相邻主动存储器单元的一或多条虚置栅极之间的距离，使得位于虚置边缘单元内的虚置栅极远离主动存储器单元的金属接触件。
-
公开(公告)号：CN111785721B
公开(公告)日：2023-06-06
申请号：CN202010781720.1
申请日：2017-10-17
申请人： 联华电子股份有限公司
IPC分类号： H10B10/00
摘要： 本发明公开一种形成静态随机存取存储器单元阵列的方法，包含有下述步骤。首先，图案化而形成多个鳍状结构于一基底上，其中此些鳍状结构包含多个主动鳍状结构以及多个牺牲鳍状结构，各通道晶体管(PG FinFET)与对应的一降压晶体管(PD FinFET)至少共享一主动鳍状结构，在一存储器单元中二相邻的升压晶体管(PU FinFET)跨设的二主动鳍状结构之间设置有至少一牺牲鳍状结构。接着，移除此些牺牲鳍状结构的至少一部分。本发明更提出一种以此方法形成的静态随机存取存储器单元阵列。
-
公开(公告)号：CN110010169B
公开(公告)日：2022-03-29
申请号：CN201810007557.6
申请日：2018-01-04
申请人： 联华电子股份有限公司 , 瑞萨电子株式会社
摘要： 本发明公开一种双端口静态随机存取存储器单元，其包含一第一电源线、一第一位线以及一第二位线。第一电源线设置于一第一字线及一第二字线之间。第一位线设置于第一电源线及第一字线之间。第二位线设置于第一电源线及第二字线之间。
-
公开(公告)号：CN113764354A
公开(公告)日：2021-12-07
申请号：CN202110942754.9
申请日：2017-09-20
申请人： 联华电子股份有限公司
IPC分类号： H01L21/8244 , H01L27/11 , H01L27/105 , H01L27/092 , H01L23/528 , G11C7/22 , G11C7/14 , G11C7/02
摘要： 本发明公开一种静态随机存取存储元件的制作方法，其步骤包含在一存储单元上形成两个作为载入晶体管的P通道栅、两个作为驱动晶体管的N通道栅、以及两个作为存取晶体管的N通道栅。在一虚置单元上形成至少一第一虚置栅，该第一虚置栅位于该基底上并邻近其中一该作为存取晶体管的N通道栅。在该存储单元上形成一位线节点，该位线节点位于该第一虚置栅与该作为存取晶体管的N通道栅之间。在该虚置单元上形成一金属层电连接至该第一虚置栅以及一接地电压。以及在该虚置单元上形成一第二虚置栅，该第二虚置栅邻近该第一虚置栅，且该第二虚置栅与其中一该作为载入晶体管的P通道栅以及该作为驱动晶体管的N通道栅以该位线节点为中心对称。
-
-
-
-
-
-
-
-
-
搜索结果
58 条记录 (耗时 0.032 秒)
