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公开(公告)号：CN110010169B
公开(公告)日：2022-03-29
申请号：CN201810007557.6
申请日：2018-01-04
Applicant: 联华电子股份有限公司 , 瑞萨电子株式会社
Abstract: 本发明公开一种双端口静态随机存取存储器单元，其包含一第一电源线、一第一位线以及一第二位线。第一电源线设置于一第一字线及一第二字线之间。第一位线设置于第一电源线及第一字线之间。第二位线设置于第一电源线及第二字线之间。
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公开(公告)号：CN111951850B
公开(公告)日：2022-10-04
申请号：CN201910408706.4
申请日：2019-05-16
Applicant: 联华电子股份有限公司
IPC: G11C15/04
Abstract: 本发明提供一种双端口三态内容可寻址存储器及其布局图案及存储器装置。该双端口三态内容可寻址存储器可包含一第一存储单元、一第二存储单元、一组第一搜寻端子、一组第二搜寻端子、一第一比较电路、一第二比较电路、一第一匹配端子以及一第二匹配端子，其中该第一比较电路分别耦接至该第一存储单元、该第二存储单元、该组第一搜寻端子以及该第一匹配端子，而该第二比较电路分别耦接至该第一存储单元、该第二存储单元、该组第二搜寻端子以及该第二匹配端子。另外，第一搜寻数据以及第二搜寻数据可同时被输入至该双端口三态内容可寻址存储器以供判断该第一搜寻数据以及该第二搜寻数据是否与该双端口三态内容可寻址存储器中的内容数据匹配。
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公开(公告)号：CN110729013A
公开(公告)日：2020-01-24
申请号：CN201810777449.7
申请日：2018-07-16
Applicant: 联华电子股份有限公司
IPC: G11C15/04
Abstract: 本发明公开一种用于三态内容寻址存储器的控制电路。该三态内容寻址存储器的控制电路包括第一逻辑单元及第二逻辑单元。第一逻辑单元耦接于第一存储单元、第二存储单元、第一查找线、第二查找线，参考电压端及匹配线。第二逻辑单元耦接于所述第一存储单元、所述第二存储单元、所述第一查找线、所述第二查找线、第一供电线及第二供电线。当所述第一查找线及所述第二查找线的电压匹配于所述第一存储单元及所述第二存储单元的电压时，所述第二逻辑单元提供路径使所述第一供电线电性连接于所述第二供电线。
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公开(公告)号：CN113764354A
公开(公告)日：2021-12-07
申请号：CN202110942754.9
申请日：2017-09-20
Applicant: 联华电子股份有限公司
IPC: H01L21/8244 , H01L27/11 , H01L27/105 , H01L27/092 , H01L23/528 , G11C7/22 , G11C7/14 , G11C7/02
Abstract: 本发明公开一种静态随机存取存储元件的制作方法，其步骤包含在一存储单元上形成两个作为载入晶体管的P通道栅、两个作为驱动晶体管的N通道栅、以及两个作为存取晶体管的N通道栅。在一虚置单元上形成至少一第一虚置栅，该第一虚置栅位于该基底上并邻近其中一该作为存取晶体管的N通道栅。在该存储单元上形成一位线节点，该位线节点位于该第一虚置栅与该作为存取晶体管的N通道栅之间。在该虚置单元上形成一金属层电连接至该第一虚置栅以及一接地电压。以及在该虚置单元上形成一第二虚置栅，该第二虚置栅邻近该第一虚置栅，且该第二虚置栅与其中一该作为载入晶体管的P通道栅以及该作为驱动晶体管的N通道栅以该位线节点为中心对称。
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公开(公告)号：CN108257960B
公开(公告)日：2021-09-03
申请号：CN201710849991.4
申请日：2017-09-20
Applicant: 联华电子股份有限公司
IPC: H01L27/11 , H01L23/528
Abstract: 本发明公开一种静态随机存取存储元件。此静态随机存取存储元件是由存储单元中两个作为载入晶体管的P通道栅极、两个作为驱动晶体管的N通道栅极、以及两个作为存取晶体管的N通道栅极所组成。作为存取晶体管的N通道栅极附近会设置一虚置栅极，该两者间隔有一位线节点，其中该虚置栅极是经由一金属层电连接到一接地电压。
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Patent Agency Ranking
公开(公告)号：CN112489701A
公开(公告)日：2021-03-12
申请号：CN202011449934.5
申请日：2017-09-22
Applicant: 联华电子股份有限公司
IPC: G11C5/02 , G11C11/417 , G11C8/16 , H01L27/11
Abstract: 本发明公开一种静态随机存取存储器组成的存储器元件，其含六晶体管静态随机存取内存单元，包含一第一反向器，包含有一第一上拉晶体管，一第一下拉晶体管以及一第一存储节点，一第二反向器，包含有一第二上拉晶体管，一第二下拉晶体管以及一第二存储节点，其中该第一存储节点与该第二上拉晶体管的一栅极以及该第二下拉晶体管的一栅极连接，一切换晶体管，与该第二存储节点、该第一上拉晶体管的一栅极以及该第一下拉晶体管的一栅极连接，以及一存取晶体管，与该第一上拉晶体管的一栅极以及该第一下拉晶体管的一栅极连接，其中该切换晶体管的一栅极与该存取晶体管的一栅极彼此不直接相连。
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公开(公告)号：CN109545252A
公开(公告)日：2019-03-29
申请号：CN201710864959.3
申请日：2017-09-22
Applicant: 联华电子股份有限公司
CPC classification number: H01L27/1104 , H01L21/32133 , H01L21/823821 , H01L21/823828 , H01L23/5226 , H01L23/528 , H01L27/0207 , H01L27/0924 , H01L29/7851 , G11C5/025 , H01L27/11
Abstract: 本发明公开一种静态随机存取存储器(static random-access memory，SRAM)的布局图案，包含一基底，一第一上拉晶体管(PL1)、一第一下拉晶体管(PD1)、一第二上拉晶体管(PL2)以及一第二下拉晶体管(PD2)位于该基底上，另包含一第一存取晶体管(PG1A)，一第二存取晶体管(PG1B)，第三存取晶体管(PG2A)以及一第四存取晶体管(PG2B)，其中该PG1A与该PG1B包含有一相同的第一鳍状结构，该PG2A与该PG2B包含有一相同的第二鳍状结构，一第一区域连接层，位于该PG1A与该PG1B之间，且位于该PL1与该PD1所包含的该鳍状结构上，以及一第二区域连接层，位于该PG2A与该PG2B之间，且位于PL2与该PD2所包含的该鳍状结构上。
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公开(公告)号：CN109545252B
公开(公告)日：2021-10-08
申请号：CN201710864959.3
申请日：2017-09-22
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种静态随机存取存储器(static random‑access memory，SRAM)的布局图案，包含一基底，一第一上拉晶体管(PL1)、一第一下拉晶体管(PD1)、一第二上拉晶体管(PL2)以及一第二下拉晶体管(PD2)位于该基底上，另包含一第一存取晶体管(PG1A)，一第二存取晶体管(PG1B)，第三存取晶体管(PG2A)以及一第四存取晶体管(PG2B)，其中该PG1A与该PG1B包含有一相同的第一鳍状结构，该PG2A与该PG2B包含有一相同的第二鳍状结构，一第一区域连接层，位于该PG1A与该PG1B之间，且位于该PL1与该PD1所包含的该鳍状结构上，以及一第二区域连接层，位于该PG2A与该PG2B之间，且位于PL2与该PD2所包含的该鳍状结构上。
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公开(公告)号：CN110544499B
公开(公告)日：2021-07-13
申请号：CN201810523016.9
申请日：2018-05-28
Applicant: 联华电子股份有限公司
IPC: G11C11/417
Abstract: 本发明公开一种静态随机存取存储器结构，其主要包含一第一反相器包含一第一下拉晶体管以及一第一上拉晶体管、一第二反相器包含一第二下拉晶体管以及一第二上拉晶体管、一第一传导晶体管耦接于该第一反相器以及一第二传导晶体管耦接于该第二反相器。其中第一反相器耦接于一第一穿隧磁阻(tunnel magnetoresistance，TMR)结构而第二反相器耦接于一第二穿隧磁阻结构。
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公开(公告)号：CN110047834B
公开(公告)日：2021-06-29
申请号：CN201810149189.9
申请日：2018-02-13
Applicant: 联华电子股份有限公司
IPC: H01L27/11 , H01L27/04 , H01L27/108
Abstract: 本发明公开一种存储器元件以及其操作方法，该存储器元件包含第一区域，其中有多个氧化半导体静态随机存取存储器(OSSRAM)沿着第一方向排列，且各该OSSRAM包含有静态随机存取存储器(SRAM)以及至少一氧化半导体动态随机存取存储器(DOSRAM)，该DOSRAM与该SRAM相连，其中各该DOSRAM都包含有氧化半导体栅极(OSG)，各氧化半导体栅极沿着第二方向延伸，该第二方向与该第一方向互相垂直，以及氧化半导体通道区沿着该第一方向延伸，氧化半导体栅极连接线沿着该第一方向延伸，连接各该氧化半导体栅极，以及字符线、Vcc连接线以及Vss连接线，都沿着该第一方向延伸，并且与各OSSRAM中的各SRAM相连。
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