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公开(公告)号：CN118969045A
公开(公告)日：2024-11-15
申请号：CN202411464638.0
申请日：2024-10-21
申请人： 苏州宽温电子科技有限公司
摘要： 本发明涉及数据存储技术领域，尤其是指一种存储阵列装置、数据存储设备及数据存储方法，该存储阵列装置包括多根控制子线、多个存储单元、多根数据传输位线以及数据读取模块；其中多个所述存储单元沿着第一方向分布，且每个存储单元的第一端口独立连接于一根控制子线，多根所述数据传输位线沿着与存储单元分布方向相垂直的第二方向延伸，且任意一根数据传输位线至少与一个存储单元的第二端口或第三端口相连，与所述存储单元形成存储阵列的主体结构，所述数据读取模块包括多组数据读取结构，每组数据读取结构与多根数据传输位线均匀连接。本发明有效地提高了存储单元的布局密度和存储容量，同时优化了数据存储与读取效率，降低了功耗和成本。
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公开(公告)号：CN118866064A
公开(公告)日：2024-10-29
申请号：CN202410399347.1
申请日：2024-04-03
申请人： 三星电子株式会社
摘要： 提供了非易失性存储器件、操作其的方法和存储装置。非易失性存储器件包括：多个三态锁存器；感测节点电路，感测节点电路被配置为将其中的感测节点电耦接到非易失性存储器件的位线；传输节点电路，传输节点电路被配置为将其中的传输节点电耦接到多个三态锁存器；以及节点连接电路，节点连接电路被配置为将传输节点电连接到感测节点。另外，传输节点电路和节点连接电路被共同配置为：响应于转储序列操作，将存储在多个三态锁存器中的至少两个三态锁存器中的数据同时反映给感测节点。
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公开(公告)号：CN117746933B
公开(公告)日：2024-09-24
申请号：CN202311872526.4
申请日：2023-12-29
申请人： 中科南京智能技术研究院
IPC分类号： G11C7/12
摘要： 本公开提供了一种存内计算电路及控制方法、计算芯片和存储器，其中存内计算电路包括存储阵列，包括多个阵列排布的存储单元；每列存储单元包括多个计算存储单元和至少一个参考存储单元，所述计算存储单元用于存储计算权重，所述参考存储单元用于存储参考权重；多条第一字线和第二字线；对于每列存储单元，一条所述第一字线连接一个所述计算存储单元，一条所述第二字线连接一个所述参考存储单元；多条第一位线和第二位线；对于每列存储单元，所述计算存储单元和所述参考存储单元的一端连接至一条所述第一位线，另一端连接一条所述第二位线；该存内计算电路能够解决因为PVT干扰所引起的计算精度降低问题。
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公开(公告)号：CN118658503A
公开(公告)日：2024-09-17
申请号：CN202410928423.3
申请日：2024-07-11
申请人： 紫光同芯微电子有限公司
摘要： 本申请公开了一种灵敏放大器及存储器，涉及存储器领域，本申请通过将第一PMOS管和第二PMOS管的栅极连接第一NMOS管源极，将第一NMOS管栅极连接第二PMOS管漏极，将第一NMOS管漏极连接电源，将第一NMOS管源极经提供固定电流的镜像电流源接地，使第二PMOS管导通所需的栅极电位为第二PMOS管的漏极所需电位与第一NMOS管阈值电压的差，基于此，在第二PMOS管的漏极所需电位保持不变时，本申请降低了第一PMOS管和第二PMOS管所需的栅极电位，从而降低了第一PMOS管和第二PMOS管源极电位需求，即降低了灵敏放大器正常工作所需的电源电压，扩大了存储器中灵敏放大器在低电压条件下的使用范围。
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公开(公告)号：CN110390971B
公开(公告)日：2024-09-17
申请号：CN201910250910.8
申请日：2019-03-29
申请人： 三星电子株式会社
摘要： 提供了一种非易失性存储器装置以及对非易失性存储器装置进行编程的方法。在对非易失性存储器装置进行编程的方法中，通过接地选择晶体管由源线的预充电电压对多个单元串的通道预充电。在第N个编程循环的验证读取时间段期间，将导通电压施加到多个单元串中的选择的单元串的选择的接地选择晶体管。在第N个编程循环的验证读取时间段完成之后，维持施加到选择的接地选择晶体管的导通电压而不恢复所述导通电压，以针对第(N+1)个编程循环对通道预充电。通过在验证读取操作完成之后，维持所述选择的接地选择线的导通电压而不恢复所述导通电压，以对单元串的通道预充电，降低了功耗并提高了操作速度。
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公开(公告)号：CN113889158B
公开(公告)日：2024-08-30
申请号：CN202111176583.X
申请日：2021-10-09
申请人： 苏州兆芯半导体科技有限公司
摘要： 本申请实施例提供的一种基于SRAM的存内计算电路、装置及电子设备，所述电路包括包含有锁存器的SRAM存储单元、第一传输单元、第二传输单元及逻辑运算单元；第一传输单元的第一控制端与SRAM存储单元内锁存器的第一输出端连接，第一传输单元的第二控制端与第一位线连接，第一传输单元的第一端与逻辑运算单元的第一输入端及第三位线连接；第一传输单元的第二端接地或接电源；第二传输单元的第一控制端与SRAM存储单元内锁存器的第二输出端连接，第二传输单元的第二控制端与第二位线连接，第二传输单元的第一端与逻辑运算单元的第二输入端及第四位线连接；第二传输单元的第二端接地或接电源。用以降低实现难度。
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公开(公告)号：CN118538254A
公开(公告)日：2024-08-23
申请号：CN202410185758.0
申请日：2024-02-19
申请人： 三星电子株式会社
IPC分类号： G11C5/14 , G11C7/12 , G11C8/08 , G11C8/10 , G11C13/00 , G11C16/08 , G11C16/14 , G11C16/30 , G11C16/24
摘要： 一种存储器件包括：存储单元阵列，包括多个存储块；电压发生器，被配置为生成擦除电压和行线电压，以提供给多个存储块中要对其执行擦除操作的目标块；以及控制逻辑电路，被配置为控制存储单元阵列和电压发生器，其中，在擦除操作期间，在预充电电压被施加到与目标块连接的多条串选择线之后，控制逻辑电路还被配置为向连接到多条串选择线的多条位线提供擦除电压，其中，多条串选择线包括第一串选择线和第二串选择线，其中，第一串选择线与连接到目标块的多条字线的端部之间的第一距离小于第二串选择线与多条字线的端部之间的第二距离，并且其中，连接到第一串选择线的第一晶体管的第一阈值电压高于连接到第二串选择线的第二晶体管的第二阈值电压。
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公开(公告)号：CN114255796B
公开(公告)日：2024-08-23
申请号：CN202110490369.5
申请日：2021-05-06
申请人： 爱思开海力士有限公司
发明人： 金在雄
摘要： 本申请涉及存储器装置和操作该存储器装置的方法。本技术涉及一种电子装置。一种被配置为基于感测节点的充电程度执行感测操作的存储器装置包括：存储器单元阵列，其包括多个存储器单元；外围电路，其包括通过位线连接到所述多个存储器单元当中的所选存储器单元的页缓冲器，并且被配置为对所选存储器单元执行感测操作；以及控制逻辑，其被配置为控制外围电路对连接到存储器单元阵列的多条线当中的源极线进行预充电并且在感测操作期间基于页缓冲器中的感测节点被充电的程度来执行感测操作。
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公开(公告)号：CN118522324A
公开(公告)日：2024-08-20
申请号：CN202410927201.X
申请日：2024-07-11
申请人： 武汉新芯集成电路股份有限公司
发明人： 曹开玮
摘要： 本发明公开了一种存储器件的控制方法，包括：对存储器件中存储块的多行字线中的至少一行字线执行行选择，以选中的字线作为目标字线；以目标字线所对应的选择字线作为辅助选择字线，对辅助选择字线施加辅助电压；对存储块的多列位线中的至少一列位线执行列选择，以选中的位线作为目标位线；基于选中的目标字线和目标位线确定目标存储单元，并执行存储器件操作；即本申请中对在控制栅的一侧形成选择栅的存储器件，通过目标字线的选择，并对目标字线所对应的辅助选择字线施加辅助电压，进而通过对目标位线的选择确定目标存储单元，以对目标存储单元或存储块执行存储器件操作，能有效提升控制栅和选择栅之间的击穿电压，提升存储器件的性能。
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