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公开(公告)号：CN113655989B
公开(公告)日：2022-08-19
申请号：CN202110970942.2
申请日：2021-08-23
申请人： 苏州兆芯半导体科技有限公司
IPC分类号： G06F7/52
摘要： 一种用于存内计算的乘法器数字电路、芯片、电子设备，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：输入缓冲电路、存内运算存储单元、以及输出缓冲电路；存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6T SRAM单元用于写入权值，传输单元用于实现权值与数字信号的乘法运算，并将得到的运算结果传送给输出缓冲电路。利用本发明方案，可以减少存内计算所需晶体管的数量，进而减小存储器的体积。
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公开(公告)号：CN113345484A
公开(公告)日：2021-09-03
申请号：CN202110705287.8
申请日：2021-06-24
申请人： 苏州兆芯半导体科技有限公司
摘要： 本发明提供了一种数据运算电路及存算一体芯片，该数据运算电路包括译码电路、查询表阵列。译码电路包括被乘数输入端、乘数输入端、译码输出端；被乘数输入端的位宽为N1，输入2N1种被乘数；乘数输入端的位宽为N2，输入2N2种乘数；译码输出端的位宽为2N1+N2，输出2N1+N2种译码输出信号，每种译码输出信号对应一种被乘数和乘数组合。查询表阵列包括与译码输出端连接的存储阵列、以及读出电路；存储阵列中存储有2N1+N2种运算结果，每种运算结果为一种被乘数和乘数组合相乘所得的运算结果；读出电路用于读取存储阵列中和该种译码输出信号对应的运算结果。减少打开字线根数，减少对写操作的干扰。无需进行大量的运算，缩短运算周期，减少能耗，提高运算效率。
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公开(公告)号：CN116168743A
公开(公告)日：2023-05-26
申请号：CN202211555107.3
申请日：2022-12-06
申请人： 苏州兆芯半导体科技有限公司
IPC分类号： G11C11/419
摘要： 本申请实施例提供一种存储电路、存储芯片及电子设备。该存储电路包括子读出电路、读位线、至少一个读辅助单元、以及多个静态随机存取存储器SRAM单元，其中，读位线分别与子读出电路、至少一个读辅助单元和多个SRAM单元连接；子读出电路用于通过多个SRAM单元进行读操作；读辅助单元为对SRAM单元的电路连接关系进行更新得到的，读辅助单元用于调节读位线的电位。不仅提高了读1操作的成功率和加速了读0操作的速度，还避免了存储电路的面积开销过大。
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公开(公告)号：CN113655989A
公开(公告)日：2021-11-16
申请号：CN202110970942.2
申请日：2021-08-23
申请人： 苏州兆芯半导体科技有限公司
IPC分类号： G06F7/52
摘要： 一种用于存内计算的乘法器数字电路、芯片、电子设备，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：输入缓冲电路、存内运算存储单元、以及输出缓冲电路；存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6T SRAM单元用于写入权值，传输单元用于实现权值与数字信号的乘法运算，并将得到的运算结果传送给输出缓冲电路。利用本发明方案，可以减少存内计算所需晶体管的数量，进而减小存储器的体积。
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公开(公告)号：CN113889158B
公开(公告)日：2024-08-30
申请号：CN202111176583.X
申请日：2021-10-09
申请人： 苏州兆芯半导体科技有限公司
摘要： 本申请实施例提供的一种基于SRAM的存内计算电路、装置及电子设备，所述电路包括包含有锁存器的SRAM存储单元、第一传输单元、第二传输单元及逻辑运算单元；第一传输单元的第一控制端与SRAM存储单元内锁存器的第一输出端连接，第一传输单元的第二控制端与第一位线连接，第一传输单元的第一端与逻辑运算单元的第一输入端及第三位线连接；第一传输单元的第二端接地或接电源；第二传输单元的第一控制端与SRAM存储单元内锁存器的第二输出端连接，第二传输单元的第二控制端与第二位线连接，第二传输单元的第一端与逻辑运算单元的第二输入端及第四位线连接；第二传输单元的第二端接地或接电源。用以降低实现难度。
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公开(公告)号：CN115376586A
公开(公告)日：2022-11-22
申请号：CN202211085339.7
申请日：2022-09-06
申请人： 苏州兆芯半导体科技有限公司
摘要： 本发明公开了一种存储器电路架构、芯片、电子设备，该存储器电路架构包括：控制电路模块、字线驱动电路模块、存储单元模块、运算电路模块；所述存储单元模块包括多个存储单元，所述多个存储单元包括数据存储单元和权重存储单元；所述运算电路模块，用于读取所述数据存储单元及权重存储单元中的数据，并对读出的数据进行逻辑运算；所述字线驱动电路模块，用于为所述存储单元的字线提供驱动信号；所述控制电路模块，用于为所述存储器电路架构中其它模块提供时序控制信号及地址信号。利用本发明，可实现运算能力和正常读写能力的兼容，而且不会对SRAM存储单元的正常读写能力产生影响。
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公开(公告)号：CN102708918A
公开(公告)日：2012-10-03
申请号：CN201210212874.4
申请日：2012-06-26
申请人： 苏州兆芯半导体科技有限公司
IPC分类号： G11C11/417
摘要： 本发明揭示了一种SRAM的读出电路，其包括放大电路模块，钳位电路模块，推挽电路模块，选择输出电路模块，输出电路模块；所述放大电路模块放大并输出SRAM阵列块中数据，包括灵敏放大器，灵敏放大器的SA输入端接灵敏放大器使能控制信号和灵敏放大器选择信号，两个SA输出端所在的第一PMOS管和第二PMOS管的漏极分别共接于第一、第二输出接点，所述钳位电路模块在有效信号来之前将第一、第二输出接点的电位拉伸至低电平，所述推挽电路模块将第一、第二输出接点的电位进行取相反的处理后选择输出；本发明SRAM的读出电路提高了电路的读取速度及电路的稳定性，缩小了电路的版图面积。
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公开(公告)号：CN114187948A
公开(公告)日：2022-03-15
申请号：CN202111514757.9
申请日：2021-12-10
申请人： 苏州兆芯半导体科技有限公司
摘要： 本申请提供了一种只读存储器阵列结构，包括m*n个呈矩阵排列的存储单元、m条字线及n条位线，其中，m以及n为大于或等于1的自然数。每一存储单元包括栅极、源极和漏极；所述m条字线与m行存储单元一一对应；所述n条位线与n列存储单元一一对应，且每条位线与对应列的存储单元的漏极连接；其中，每一存储单元的源极接地；根据每一存储单元存储的数据为“0”还是“1”，每一存储单元的栅极与对应的字线连接或者接地。本申请还提供一种芯片以及包括所述芯片的电子设备。本申请还提供一种编码方法。本申请可以可有效减小字线的负载，提高存储性能。
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公开(公告)号：CN113889158A
公开(公告)日：2022-01-04
申请号：CN202111176583.X
申请日：2021-10-09
申请人： 苏州兆芯半导体科技有限公司
摘要： 本申请实施例提供的一种基于SRAM的存内计算电路、装置及电子设备，所述电路包括包含有锁存器的SRAM存储单元、第一传输单元、第二传输单元及逻辑运算单元；第一传输单元的第一控制端与SRAM存储单元内锁存器的第一输出端连接，第一传输单元的第二控制端与第一位线连接，第一传输单元的第一端与逻辑运算单元的第一输入端及第三位线连接；第一传输单元的第二端接地或接电源；第二传输单元的第一控制端与SRAM存储单元内锁存器的第二输出端连接，第二传输单元的第二控制端与第二位线连接，第二传输单元的第一端与逻辑运算单元的第二输入端及第四位线连接；第二传输单元的第二端接地或接电源。用以降低实现难度。
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公开(公告)号：CN102708918B
公开(公告)日：2015-02-18
申请号：CN201210212874.4
申请日：2012-06-26
申请人： 苏州兆芯半导体科技有限公司
IPC分类号： G11C11/417
摘要： 本发明揭示了一种SRAM的读出电路，其包括放大电路模块，钳位电路模块，推挽电路模块，选择输出电路模块，输出电路模块；所述放大电路模块放大并输出SRAM阵列块中数据，包括灵敏放大器，灵敏放大器的SA输入端接灵敏放大器使能控制信号和灵敏放大器选择信号，两个SA输出端所在的第一PMOS管和第二PMOS管的漏极分别共接于第一、第二输出接点，所述钳位电路模块在有效信号来之前将第一、第二输出接点的电位拉伸至低电平，所述推挽电路模块将第一、第二输出接点的电位进行取相反的处理后选择输出；本发明SRAM的读出电路提高了电路的读取速度及电路的稳定性，缩小了电路的版图面积。
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