公开(公告)号：CN110021311B

公开(公告)日：2025-02-11

申请号：CN201811293761.5

申请日：2018-11-01

Applicant: 三星电子株式会社

Inventor： 方真培 ,  边大锡 ,  金志秀

IPC: G11C7/10

Abstract: 一种非易失性存储设备包括：包含多个存储单元的存储单元阵列；用于执行多个读取操作并且存储读取操作的结果的页缓冲器，其中，读取操作中的每一个包括用于多个存储单元中的所选择的存储单元的至少一个读出操作；多读出管理器，用于确定多个读取操作中的每一个的读出操作的数量并且控制页缓冲器执行读取操作；以及数据识别器，用于基于读取操作的结果来识别所选择的存储单元的比特的数据状态，其中，多读出管理器确定用于读取操作当中的至少一个读取操作的读出操作的数量不同于用于读取操作当中的其他读取操作的读出操作的数量。

公开(公告)号：CN118431199A

公开(公告)日：2024-08-02

申请号：CN202311529650.0

申请日：2023-11-15

Applicant: 三星电子株式会社

Inventor： 劝兑晎 ,  边大锡

IPC: H01L23/544 ,  H01L21/66 ,  G01N27/00

Abstract: 一种半导体器件，包括：第一半导体芯片；第二半导体芯片，堆叠在第一半导体芯片上，其中，第二半导体芯片的类型与第一半导体芯片的类型不同；以及裂纹检测电路，包括：第一裂纹检测线，重复地穿过第一半导体芯片和第二半导体芯片之间的界面；第二裂纹检测线，包括与第二半导体芯片的与该界面相对的表面接触的接合焊盘或通孔结构；以及裂纹检测器，在第二半导体芯片中，裂纹检测器被配置为：向第一裂纹检测线输出第一测试信号，从第一裂纹检测线接收第一接收信号，向第二裂纹检测线输出第二测试信号，以及从第二裂纹检测线接收第二接收信号。

公开(公告)号：CN110277127B

公开(公告)日：2024-06-11

申请号：CN201910066103.0

申请日：2019-01-23

Applicant: 三星电子株式会社

Inventor： 方真培 ,  宋承桓 ,  边大锡 ,  朴一汉 ,  尹铉竣 ,  李汉埈 ,  崔那荣

IPC: G11C16/26

Abstract: 一种非易失性存储器件可以包括：包括多个锁存器集的页缓冲器，多个锁存器集根据读取信号集中的每一个读取信号集对多个存储单元中所选择的存储单元的每个页数据进行锁存，其中每一个读取信号集包括至少一个读取信号；以及控制逻辑器件，被配置为检测存储单元的劣化水平并且基于检测到的劣化水平确定应用于读取信号集中的至少一个读取信号集的读取参数。

公开(公告)号：CN117894790A

公开(公告)日：2024-04-16

申请号：CN202311305335.X

申请日：2023-10-10

Applicant: 三星电子株式会社

Inventor： 秋教秀 ,  边大锡 ,  梁宇成

IPC: H01L23/544 ,  H01L21/66

Abstract: 一种具有多个芯片堆叠的结构的半导体装置包括：芯片区；划线，其位于芯片区的周边；围坝结构，其将芯片区和划线分隔；检测布线，其通过穿过围坝结构从芯片区延伸到划线；以及芯片区中的检测电路，其电连接至检测布线并且被配置为检测划线中的缺陷。

公开(公告)号：CN116564367A

公开(公告)日：2023-08-08

申请号：CN202310059220.0

申请日：2023-01-19

Applicant: 三星电子株式会社

Inventor： 赵栢衡 ,  边大锡

IPC: G11C5/02 ,  G11C7/18 ,  G11C8/14 ,  H01L23/488 ,  H10B80/00

Abstract: 在一些实施例中，一种非易失性存储器件包括第一半导体芯片和第二半导体芯片。所述第一半导体芯片包括存储单元阵列、第一上接合焊盘、第二上接合焊盘以及位于所述第一上接合焊盘与所述第二上接合焊盘之间的上虚设接合焊盘。所述第二半导体芯片在垂直方向上耦接到所述第一半导体芯片，并且包括第一下接合焊盘、第二下接合焊盘、下虚设接合焊盘以及耦接到所述第一下接合焊盘和所述第二下接合焊盘的外围电路。所述第一接合焊盘被配置为在所述第一半导体芯片与所述第二半导体芯片之间传输第一电压。所述第二接合焊盘被配置为在所述第一半导体芯片与所述第二半导体芯片之间传输第二电压。

公开(公告)号：CN108074603B

公开(公告)日：2023-07-25

申请号：CN201710934299.1

申请日：2017-10-10

Applicant: 三星电子株式会社

Inventor： 南尚完 ,  边大锡 ,  尹治元

IPC: G11C8/10 ,  G11C8/14 ,  G11C8/08 ,  G11C7/18 ,  G11C7/12

Abstract: 提供了非易失性存储器装置及其操作方法以及控制逻辑。所述非易失性存储器装置包括结合到包含串的存储器单元阵列的控制逻辑。控制逻辑被配置为在用于从被选择的串感测数据的感测操作的设置间隔期间控制被施加到未选择的串选择线的第一弱导通电压和被施加到未选择的地选择线的第二弱导通电压。未选择的串选择线和未选择的地选择线分别连接到同一个未选择的串的串选择晶体管和地选择晶体管。被选择的串和未选择的串共同连接到同一条位线。第一弱导通电压和第二弱导通电压分别小于未选择的串中的串选择晶体管和地选择晶体管的阈值电压。

公开(公告)号：CN115763470A

公开(公告)日：2023-03-07

申请号：CN202211049572.X

申请日：2022-08-30

Applicant: 三星电子株式会社

Inventor： 俞昌渊 ,  郭判硕 ,  边大锡

IPC: H01L27/02 ,  H01L27/092 ,  H03K19/094

Abstract: 一种集成电路，该集成电路包括：逻辑电路，其包括多个逻辑晶体管，逻辑电路包括在第一方向上延伸的多条逻辑栅极线；以及电源门控电路，其包括多个电源门控晶体管，电源门控电路包括在垂直于第一方向的第二方向上延伸的第一电源栅极线，并且电源门控电路连接至逻辑电路，其中，分别被包括在多个电源门控晶体管中的多个源极区彼此连接，或者分别被包括在多个电源门控晶体管中的多个漏极区彼此连接。

公开(公告)号：CN114582866A

公开(公告)日：2022-06-03

申请号：CN202111437577.5

申请日：2021-11-29

Applicant: 三星电子株式会社

Inventor： 金雅廪 ,  金成勋 ,  边大锡

IPC: H01L27/092 ,  H01L21/8238

Abstract: 一种半导体器件包括衬底、形成在衬底中的N阱区、具有形成在N阱区中的有源区的第一P沟道金属氧化物半导体(PMOS)晶体管、以及具有形成在衬底中的有源区的第一N沟道金属氧化物半导体(NMOS)晶体管。第一NMOS晶体管包括第一N型有源区，当从平行于衬底的顶表面的平面上方观察时，该第一N型有源区与衬底和N阱区中的每个重叠。

公开(公告)号：CN113724765A

公开(公告)日：2021-11-30

申请号：CN202110275852.1

申请日：2021-03-15

Applicant: 三星电子株式会社

Inventor： 曹永慜 ,  边大锡 ,  金起圣

IPC: G11C16/22 ,  G06F21/79 ,  G06F12/14

Abstract: 公开了一种数据加密方法、非易失性存储器装置和用户装置。所述对非易失性存储器装置中的数据进行加密的方法包括：将数据编程到被选存储器单元中；在发展时段期间的第一时间感测被选存储器单元以提供随机数据，并在发展时段期间的第二时间感测被选存储器单元以提供主数据；使用随机数据对主数据进行加密以生成加密后的主数据；以及将加密后的主数据输出到外部电路，其中，随机数据的随机性基于被选存储器单元的阈值电压分布。

公开(公告)号：CN106409831B

公开(公告)日：2021-10-29

申请号：CN201610133440.3

申请日：2016-03-09

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  金知勇 ,  边大锡

IPC: H01L27/11563 ,  H01L27/11568

Abstract: 本公开提供了垂直存储器件。一种垂直存储器件包括：多个栅电极，分别在多个水平处，在基本垂直于基板的顶表面的垂直方向上彼此间隔开；沟道，在基板上在垂直方向上延伸并穿过栅电极；和多个第一接触插塞，在垂直方向上延伸并分别接触栅电极。至少一个第二接触插塞形成在该多个栅电极当中的第一栅电极上，并在垂直方向上延伸。