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公开(公告)号：CN110010169B
公开(公告)日：2022-03-29
申请号：CN201810007557.6
申请日：2018-01-04
Applicant: 联华电子股份有限公司 , 瑞萨电子株式会社
Abstract: 本发明公开一种双端口静态随机存取存储器单元，其包含一第一电源线、一第一位线以及一第二位线。第一电源线设置于一第一字线及一第二字线之间。第一位线设置于第一电源线及第一字线之间。第二位线设置于第一电源线及第二字线之间。
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公开(公告)号：CN118019320A
公开(公告)日：2024-05-10
申请号：CN202211510471.8
申请日：2022-11-29
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种静态随机存取存储器(SRAM)的布局图案，至少包含多条栅极结构位于一基底上并且跨越该多条鳍状结构，以组成多个晶体管分布于该基底上，该多个晶体管包含:两个上拉晶体管(PU)、两个下拉晶体管(PD)，共同组成一栓锁电路(latch)，以及两个存取晶体管(PG)连接该栓锁电路，其中在任一静态随机存取存储器存储单元中，该上拉晶体管(PU)所包含的该鳍状结构定义为一上拉晶体管鳍状结构、该下拉晶体管(PD)所包含的该鳍状结构定义一下拉晶体管鳍状结构、该存取晶体管(PG)所包含的该鳍状结构定义一存取晶体管鳍状结构，其中该下拉晶体管鳍状结构的一宽度比该存取晶体管鳍状结构的宽度更宽。
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公开(公告)号：CN113270408B
公开(公告)日：2023-09-01
申请号：CN202011146335.6
申请日：2015-11-23
Applicant: 联华电子股份有限公司
IPC: H10B10/00 , H01L29/423 , H01L21/28
Abstract: 本发明公开一种避免电路短路的改良多晶硅虚置技术，其中本发明提供一种鳍状晶体管SRAM存储元件，以及制作上述元件的方法，可防止当部分金属接触件靠近相邻虚置边缘单元的虚置栅极时，电流在位单元的金属接触件之间通过虚置栅极所产生的短路现象。本发明一实施例，通过一经改良的栅极空槽图案，延伸邻近位单元的一或多个栅极空槽的长度，以在图案化栅极层的过程中，图案化并区段化靠近主动存储器单元的金属接触件的虚置栅极线。在另一实施例中，图案化栅极层的过程中，调整相邻主动存储器单元的一或多条虚置栅极之间的距离，使得位于虚置边缘单元内的虚置栅极远离主动存储器单元的金属接触件。
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公开(公告)号：CN111785721B
公开(公告)日：2023-06-06
申请号：CN202010781720.1
申请日：2017-10-17
Applicant: 联华电子股份有限公司
IPC: H10B10/00
Abstract: 本发明公开一种形成静态随机存取存储器单元阵列的方法，包含有下述步骤。首先，图案化而形成多个鳍状结构于一基底上，其中此些鳍状结构包含多个主动鳍状结构以及多个牺牲鳍状结构，各通道晶体管(PG FinFET)与对应的一降压晶体管(PD FinFET)至少共享一主动鳍状结构，在一存储器单元中二相邻的升压晶体管(PU FinFET)跨设的二主动鳍状结构之间设置有至少一牺牲鳍状结构。接着，移除此些牺牲鳍状结构的至少一部分。本发明更提出一种以此方法形成的静态随机存取存储器单元阵列。
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公开(公告)号：CN113764354A
公开(公告)日：2021-12-07
申请号：CN202110942754.9
申请日：2017-09-20
Applicant: 联华电子股份有限公司
IPC: H01L21/8244 , H01L27/11 , H01L27/105 , H01L27/092 , H01L23/528 , G11C7/22 , G11C7/14 , G11C7/02
Abstract: 本发明公开一种静态随机存取存储元件的制作方法，其步骤包含在一存储单元上形成两个作为载入晶体管的P通道栅、两个作为驱动晶体管的N通道栅、以及两个作为存取晶体管的N通道栅。在一虚置单元上形成至少一第一虚置栅，该第一虚置栅位于该基底上并邻近其中一该作为存取晶体管的N通道栅。在该存储单元上形成一位线节点，该位线节点位于该第一虚置栅与该作为存取晶体管的N通道栅之间。在该虚置单元上形成一金属层电连接至该第一虚置栅以及一接地电压。以及在该虚置单元上形成一第二虚置栅，该第二虚置栅邻近该第一虚置栅，且该第二虚置栅与其中一该作为载入晶体管的P通道栅以及该作为驱动晶体管的N通道栅以该位线节点为中心对称。
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Patent Agency Ranking
公开(公告)号：CN108257960B
公开(公告)日：2021-09-03
申请号：CN201710849991.4
申请日：2017-09-20
Applicant: 联华电子股份有限公司
IPC: H01L27/11 , H01L23/528
Abstract: 本发明公开一种静态随机存取存储元件。此静态随机存取存储元件是由存储单元中两个作为载入晶体管的P通道栅极、两个作为驱动晶体管的N通道栅极、以及两个作为存取晶体管的N通道栅极所组成。作为存取晶体管的N通道栅极附近会设置一虚置栅极，该两者间隔有一位线节点，其中该虚置栅极是经由一金属层电连接到一接地电压。
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公开(公告)号：CN112489701A
公开(公告)日：2021-03-12
申请号：CN202011449934.5
申请日：2017-09-22
Applicant: 联华电子股份有限公司
IPC: G11C5/02 , G11C11/417 , G11C8/16 , H01L27/11
Abstract: 本发明公开一种静态随机存取存储器组成的存储器元件，其含六晶体管静态随机存取内存单元，包含一第一反向器，包含有一第一上拉晶体管，一第一下拉晶体管以及一第一存储节点，一第二反向器，包含有一第二上拉晶体管，一第二下拉晶体管以及一第二存储节点，其中该第一存储节点与该第二上拉晶体管的一栅极以及该第二下拉晶体管的一栅极连接，一切换晶体管，与该第二存储节点、该第一上拉晶体管的一栅极以及该第一下拉晶体管的一栅极连接，以及一存取晶体管，与该第一上拉晶体管的一栅极以及该第一下拉晶体管的一栅极连接，其中该切换晶体管的一栅极与该存取晶体管的一栅极彼此不直接相连。
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公开(公告)号：CN109545252A
公开(公告)日：2019-03-29
申请号：CN201710864959.3
申请日：2017-09-22
Applicant: 联华电子股份有限公司
CPC classification number: H01L27/1104 , H01L21/32133 , H01L21/823821 , H01L21/823828 , H01L23/5226 , H01L23/528 , H01L27/0207 , H01L27/0924 , H01L29/7851 , G11C5/025 , H01L27/11
Abstract: 本发明公开一种静态随机存取存储器(static random-access memory，SRAM)的布局图案，包含一基底，一第一上拉晶体管(PL1)、一第一下拉晶体管(PD1)、一第二上拉晶体管(PL2)以及一第二下拉晶体管(PD2)位于该基底上，另包含一第一存取晶体管(PG1A)，一第二存取晶体管(PG1B)，第三存取晶体管(PG2A)以及一第四存取晶体管(PG2B)，其中该PG1A与该PG1B包含有一相同的第一鳍状结构，该PG2A与该PG2B包含有一相同的第二鳍状结构，一第一区域连接层，位于该PG1A与该PG1B之间，且位于该PL1与该PD1所包含的该鳍状结构上，以及一第二区域连接层，位于该PG2A与该PG2B之间，且位于PL2与该PD2所包含的该鳍状结构上。
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公开(公告)号：CN109148451A
公开(公告)日：2019-01-04
申请号：CN201710963096.5
申请日：2017-10-17
Applicant: 联华电子股份有限公司
IPC: H01L27/11
CPC classification number: H01L27/1104
Abstract: 本发明公开一种静态随机存取存储器单元阵列及其形成方法。该形成静态随机存取存储器单元阵列的方法包含有下述步骤。首先，图案化而形成多个鳍状结构于一基底上，其中此些鳍状结构包含多个主动鳍状结构以及多个牺牲鳍状结构，各通道晶体管(PG FinFET)与对应的一降压晶体管(PD FinFET)至少共享一主动鳍状结构，在一存储器单元中二相邻的升压晶体管(PU FinFET)跨设的二主动鳍状结构之间设置有至少一牺牲鳍状结构。接着，移除此些牺牲鳍状结构的至少一部分。
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公开(公告)号：CN120091556A
公开(公告)日：2025-06-03
申请号：CN202311732883.0
申请日：2023-12-15
Applicant: 联华电子股份有限公司
IPC: H10B10/00 , H10D89/10 , G11C11/413
Abstract: 本发明提供一种静态随机存取存储器(static random‑access memory，SRAM)的布局图案，包含一基底，多个扩散区与多个栅极结构位于基底上以组成多个晶体管，其中多个栅极结构中包含有一第一栅极结构，从一俯视图看，第一栅极结构具有一阶梯形状，且第一栅极结构跨越一第一扩散区以及一第二扩散区并构成一第一存取晶体管(PG1)，其中第一扩散区与第二扩散区相邻并直接接触。
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