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公开(公告)号：CN105372945A
公开(公告)日：2016-03-02
申请号：CN201510196867.3
申请日：2015-04-23
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F7/70633 , G03F7/70258 , G03F7/705
Abstract: 本发明提供了方法。该方法包括：在图案化的衬底上形成光刻胶层；从图案化的衬底收集第一覆盖数据；基于来自集成电路(IC)图案的第二覆盖数据至来自图案化的衬底的第一覆盖数据的映射来确定覆盖补偿；根据覆盖补偿对光刻系统实施补偿工艺；以及之后通过光刻系统对光刻胶层实施光刻曝光工艺，从而将IC图案成像至光刻胶层。本发明涉及具有增强的覆盖质量的光刻工艺和系统。
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公开(公告)号：CN102332448B
公开(公告)日：2013-11-06
申请号：CN201110199199.1
申请日：2011-07-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L21/762
CPC classification number: G03F9/7084 , G03F9/7076 , G03F9/708 , H01L21/76229
Abstract: 本发明提供一种半导体结构及半导体结构的制造方法。在一实施例中，半导体结构包含具有组件区与对准区的基材；位于对准区中且具有第一深度D1的第一浅沟渠隔离(STI)特征；位于组件区中且具有第二深度D2的第二STI特征；具有图案化特征的对准标记，其中图案化特征是覆盖在对准区中的第一STI特征之上；以及形成在组件区中的主动区之上的栅极堆叠。
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公开(公告)号：CN103066070B
公开(公告)日：2015-07-22
申请号：CN201210241809.4
申请日：2012-07-12
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L21/3086 , H01L21/31144 , H01L27/0207
Abstract: 本发明提供了集成电路设计方法的一个实施例。该方法包括接收具有多个IC部件的IC设计布局。该方法包括根据IC设计布局标识出：作为第一布局的简单部件，其中第一布局不违背设计规则；以及作为第二布局的复杂部件，其中第二布局违背设计规则。该方法还包括：由第二布局生成第三布局和第四布局，其中，第三布局包括满足设计规则的复杂部件和连接部件，并且第四布局包括修整部件。本发明还提供了一种采用三重图案化的集成电路方法。
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公开(公告)号：CN102376610B
公开(公告)日：2013-07-10
申请号：CN201110073488.7
申请日：2011-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/68 , G03F9/00 , H01L23/544
CPC classification number: G03F7/70633 , G03F9/7076 , G03F9/7084 , H01L2924/0002 , H01L2924/00
Abstract: 本发明揭露数种集成电路组件的制作方法与集成电路组件。一种示范方法包含：提供基材，此基材具有组件区与对准区；形成第一材料层于基材上方；形成组件特征与虚设特征于第一材料层中，其中组件特征形成在组件区中，虚设特征形成在对准区中；形成第二材料层于第一材料层的上方；以及形成对准特征于第二材料层中，此对准特征设置在对准区中的虚设特征的上方。组件特征具有第一尺寸，虚设特征具有第二尺寸，第二尺寸小于对准标记侦测器的分辨率。
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公开(公告)号：CN103681622B
公开(公告)日：2016-09-21
申请号：CN201210511012.1
申请日：2012-12-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544
CPC classification number: H01L23/544 , G03F7/70633 , G03F7/70683 , H01L27/0883 , H01L27/0886 , H01L2223/54426 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开一种适用于制造非平面电路器件的覆盖标记以及形成该覆盖标记的方法。示例性实施例包括接收具有有源器件区域和覆盖区域的衬底。在衬底上形成一个或多个介电层和硬掩模。图案化硬掩模以形成被配置成限定覆盖标记鳍的硬掩模层部件。在图案化硬掩模层上形成间隔件。该间隔件进一步限定覆盖标记鳍和有源器件鳍。切割该覆盖标记鳍以形成用于限定覆盖计量的参考位置的鳍线端部。蚀刻介电层和衬底以进一步限定覆盖标记鳍。本发明还提供了增强的FINFET工艺覆盖标记。
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Patent Agency Ranking
公开(公告)号：CN103681622A
公开(公告)日：2014-03-26
申请号：CN201210511012.1
申请日：2012-12-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544
CPC classification number: H01L23/544 , G03F7/70633 , G03F7/70683 , H01L27/0883 , H01L27/0886 , H01L2223/54426 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开一种适用于制造非平面电路器件的覆盖标记以及形成该覆盖标记的方法。示例性实施例包括接收具有有源器件区域和覆盖区域的衬底。在衬底上形成一个或多个介电层和硬掩模。图案化硬掩模以形成被配置成限定覆盖标记鳍的硬掩模层部件。在图案化硬掩模层上形成间隔件。该间隔件进一步限定覆盖标记鳍和有源器件鳍。切割该覆盖标记鳍以形成用于限定覆盖计量的参考位置的鳍线端部。蚀刻介电层和衬底以进一步限定覆盖标记鳍。本发明还提供了增强的FINFET工艺覆盖标记。
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公开(公告)号：CN103066070A
公开(公告)日：2013-04-24
申请号：CN201210241809.4
申请日：2012-07-12
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L21/3086 , H01L21/31144 , H01L27/0207
Abstract: 本发明提供了集成电路设计方法的一个实施例。该方法包括接收具有多个IC部件的IC设计布局。该方法包括根据IC设计布局标识出：作为第一布局的简单部件，其中第一布局不违背设计规则；以及作为第二布局的复杂部件，其中第二布局违背设计规则。该方法还包括：由第二布局生成第三布局和第四布局，其中，第三布局包括满足设计规则的复杂部件和连接部件，并且第四布局包括修整部件。本发明还提供了一种采用三重图案化的集成电路方法。
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公开(公告)号：CN102376610A
公开(公告)日：2012-03-14
申请号：CN201110073488.7
申请日：2011-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/68 , G03F9/00 , H01L23/544
CPC classification number: G03F7/70633 , G03F9/7076 , G03F9/7084 , H01L2924/0002 , H01L2924/00
Abstract: 本发明揭露数种集成电路组件的制作方法与集成电路组件。一种示范方法包含：提供基材，此基材具有组件区与对准区；形成第一材料层于基材上方；形成组件特征与虚设特征于第一材料层中，其中组件特征形成在组件区中，虚设特征形成在对准区中；形成第二材料层于第一材料层的上方；以及形成对准特征于第二材料层中，此对准特征设置在对准区中的虚设特征的上方。组件特征具有第一尺寸，虚设特征具有第二尺寸，第二尺寸小于对准标记侦测器的分辨率。
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公开(公告)号：CN105372945B
公开(公告)日：2019-02-05
申请号：CN201510196867.3
申请日：2015-04-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供了方法。该方法包括：在图案化的衬底上形成光刻胶层；从图案化的衬底收集第一覆盖数据；基于来自集成电路(IC)图案的第二覆盖数据至来自图案化的衬底的第一覆盖数据的映射来确定覆盖补偿；根据覆盖补偿对光刻系统实施补偿工艺；以及之后通过光刻系统对光刻胶层实施光刻曝光工艺，从而将IC图案成像至光刻胶层。本发明涉及具有增强的覆盖质量的光刻工艺和系统。
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公开(公告)号：CN102332448A
公开(公告)日：2012-01-25
申请号：CN201110199199.1
申请日：2011-07-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L21/762
CPC classification number: G03F9/7084 , G03F9/7076 , G03F9/708 , H01L21/76229
Abstract: 本发明提供一种半导体结构及半导体结构的制造方法。在一实施例中，半导体结构包含具有组件区与对准区的基材；位于对准区中且具有第一深度D1的第一浅沟渠隔离(STI)特征；位于组件区中且具有第二深度D2的第二STI特征；具有图案化特征的对准标记，其中图案化特征是覆盖在对准区中的第一STI特征之上；以及形成在组件区中的主动区之上的栅极堆叠。
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