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公开(公告)号：CN119447130A
公开(公告)日：2025-02-14
申请号：CN202411058496.8
申请日：2024-08-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/16 , H01L23/488 , H01L21/60 , H01L21/50
Abstract: 一种方法包括形成第一器件管芯和第二器件管芯。第一器件管芯包括第一集成电路以及位于第一器件管芯的第一表面处的第一接合焊盘。第一集成电路电连接至第一接合焊盘。第二器件管芯包括电源开关，电源开关包括第一源极/漏极区域、第二源极/漏极区域、电连接至第一源极/漏极区域的第二接合焊盘以及电连接至第二源极/漏极区域的第三接合焊盘。该方法还包括将第一器件管芯与第二器件管芯接合以形成第一封装件，其中第一接合焊盘接合至第三接合焊盘；以及将第一封装件接合至封装组件。本公开的实施例还涉及封装件及其形成方法。
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公开(公告)号：CN113113410B
公开(公告)日：2024-11-19
申请号：CN202110161938.1
申请日：2021-02-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 半导体器件包括形成在衬底中的阱上方的晶体管和存储器拾取单元。晶体管包括具有第一宽度的第一鳍和在第一鳍上的两个第一源极/漏极部件。拾取单元包括具有第二宽度的第二鳍和在第二鳍上的两个第二源极/漏极部件。阱、第一鳍、第二鳍和第二源极/漏极部件具有第一导电类型。第一源极/漏极部件具有与第一导电类型相反的第二导电类型。第二宽度是第一宽度的至少三倍。拾取单元还包括在第二鳍上方并且连接两个第二源极/漏极部件的半导体层堆叠。本发明的实施例还涉及集成电路布局。
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公开(公告)号：CN115312515A
公开(公告)日：2022-11-08
申请号：CN202210586233.9
申请日：2022-05-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06 , H01L23/538 , H01L21/8238
Abstract: 公开了包括背侧电容器的半导体器件及其形成方法。在实施例中，半导体器件包括第一晶体管结构；位于第一晶体管结构的前侧上的前侧互连结构，前侧互连结构包括前侧导线；位于第一晶体管结构的背侧上的背侧互连结构，背侧互连结构包括背侧导线，背侧导线具有大于前侧导线的线宽度的线宽度；以及耦合至背侧互连结构的第一电容器结构。
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公开(公告)号：CN113140546A
公开(公告)日：2021-07-20
申请号：CN202110283495.3
申请日：2021-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L27/088 , H01L21/768 , H01L21/8234
Abstract: 公开了在半导体器件的源极/漏极区和栅极结构上执行背侧蚀刻工艺的方法以及通过该方法形成的半导体器件。在实施例中，半导体器件包含：第一晶体管结构；在第一晶体管结构的前侧上的第一互连结构；以及在第一晶体管结构的背侧上的第二互连结构，该第二互连结构包含：在第一晶体管结构的背侧上的第一介电层；延伸穿过第一介电层至第一晶体管结构的源极/漏极区的接触件；以及在接触件与第一介电层之间沿接触件侧壁的第一间隔件，面对第一介电层的该第一间隔件的侧壁与第一晶体管结构的源极/漏极区的侧壁对准。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113113410A
公开(公告)日：2021-07-13
申请号：CN202110161938.1
申请日：2021-02-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 半导体器件包括形成在衬底中的阱上方的晶体管和存储器拾取单元。晶体管包括具有第一宽度的第一鳍和在第一鳍上的两个第一源极/漏极部件。拾取单元包括具有第二宽度的第二鳍和在第二鳍上的两个第二源极/漏极部件。阱、第一鳍、第二鳍和第二源极/漏极部件具有第一导电类型。第一源极/漏极部件具有与第一导电类型相反的第二导电类型。第二宽度是第一宽度的至少三倍。拾取单元还包括在第二鳍上方并且连接两个第二源极/漏极部件的半导体层堆叠。本发明的实施例还涉及集成电路布局。
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Patent Agency Ranking
公开(公告)号：CN113053872A
公开(公告)日：2021-06-29
申请号：CN202011559384.2
申请日：2020-12-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092
Abstract: 集成电路包括在第一标准单元SC中沿着一方向间隔间距S的第一和第二主动区AR，其在第一和第二单元边缘CE之间沿着该方向跨越第一尺寸Dl。第一和第二AR中的每一者沿着该方向跨越第一宽度W1；在第二SC中间隔间距S的第三AR和第四AR，其在第三CE和第四CE之间沿着该方向跨过第二尺寸Ds；以及栅极堆叠从第二SC的第四CE延伸到第一SC的第一CE，其中Ds＜Dl；第三和第四AR中的每一者沿着该方向跨越第二宽度W2；W2
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公开(公告)号：CN101604615B
公开(公告)日：2012-04-04
申请号：CN200810168351.8
申请日：2008-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/00 , H01L21/027 , H01L21/311 , H01L21/3213 , C09K13/00 , C03C15/00 , C23F1/02 , C23F1/14 , C23F1/16 , C23F1/32
CPC classification number: H01L21/30604 , C09K13/00 , C09K13/02 , C09K13/06 , H01L21/308 , H01L21/31111 , H01L21/31144 , H01L21/32134
Abstract: 本发明涉及一种蚀刻超薄膜的方法，其步骤为提供衬底，其上有超薄膜；形成光敏层在超薄膜上；图形化光敏层；依照光敏层的图形蚀刻超薄膜；以及移除图形化的光敏层。蚀刻工艺中利用具有抗扩散性质的蚀刻液，以防止蚀刻液中的蚀刻剂扩散至光敏层下面的区域而蚀刻光敏层下面的部分超薄膜。
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公开(公告)号：CN101174087A
公开(公告)日：2008-05-07
申请号：CN200710166661.1
申请日：2007-11-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/00 , G03F7/20 , G03F7/26 , H01L21/027
CPC classification number: H01L21/0271 , G03F7/095
Abstract: 本发明有关于一种在半导体元件上形成光刻胶图案的工艺。其中集成电路的图案化工艺，包括：提供一基底层；形成一缓冲层于该基底层之上；形成一光刻胶层于该缓冲层之上；诱导一反应于该缓冲层的一区域，使得该区域具有可移除性；以及以一显影剂移除该缓冲层的该区域及该区域上的该光刻胶层的一对应部位。本发明还公开了一种图案化一基材的工艺和在半导体元件层上显影图案的工艺。本发明降低了图案化的光刻胶层开口处的光刻胶足部及(或)残余物，从而更加适于实用。
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公开(公告)号：CN116631940A
公开(公告)日：2023-08-22
申请号：CN202310272193.5
申请日：2023-03-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/48 , H01L23/482 , H01L21/336 , H01L29/78
Abstract: 本申请的实施例提供了半导体器件及其制造方法。在制造半导体器件的方法中，在衬底上方形成具有金属栅极结构、源极和漏极的场效应晶体管(FET)。设置在伪金属栅极结构之间的第一前侧接触件形成在隔离绝缘层上方。前侧布线层形成在第一前侧接触件上方。从衬底的背侧去除衬底的部分，从而暴露隔离绝缘层的底部。从隔离绝缘层的底部在隔离绝缘层中形成第一开口以暴露第一前侧接触件的底部。通过用导电材料填充第一开口以连接第一前侧接触件而形成第一背侧接触件。
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公开(公告)号：CN115249716A
公开(公告)日：2022-10-28
申请号：CN202210724891.X
申请日：2022-06-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/118 , H01L23/528 , H01L21/8238
Abstract: 提供了有助于从器件的背侧实施物理故障分析(PFA)测试的半导体器件和方法。在至少一个实例中，提供了包括半导体器件层的器件，半导体器件层包括多个扩散区域。第一互连结构设置在半导体器件层的第一侧上，并且第一互连结构包括至少一个电接触件。第二互连结构设置在半导体器件层的第二侧上，并且第二互连结构包括多个背侧电源轨。背侧电源轨的每个至少部分与多个扩散区域中的相应扩散区域重叠并且限定暴露相应扩散区域的位于半导体器件层的第二侧处的部分的开口。本申请的实施例还涉及半导体器件及其形成方法。
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