公开(公告)号：CN105470302B

公开(公告)日：2018-08-28

申请号：CN201510411909.0

申请日：2015-07-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘家助 ,  陈桂顺 ,  江木吉 ,  陈昭成

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/66 ,  H01L21/28

CPC classification number: H01L29/66545 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823481 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7856

Abstract: 本发明提供一种在多栅极器件结构内实施伪栅极结构的结构和方法，其中包括半导体器件，该半导体器件包括将第一有源区和第二有源区分隔开的隔离区。第一有源区邻近隔离区的第一侧而第二有源区邻近隔离区的第二侧。包括源极、漏极和栅极的器件形成在第一有源区内。源极区和漏极区中的其中一个邻近隔离区设置。伪栅极至少部分地形成在隔离区上方且邻近于源极区和漏极区中邻近隔离区设置的其中那个区域。在多个实例中，栅极包括具有第一厚度的第一介电层而伪栅极包括具有大于第一厚度的第二厚度的第二介电层。

公开(公告)号：CN107887381A

公开(公告)日：2018-04-06

申请号：CN201710724345.5

申请日：2017-08-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴昀霖 ,  许志玮 ,  郭正诚 ,  林华泰 ,  江嘉评 ,  陈桂顺 ,  龙元祥 ,  蔡晏佐

IPC: H01L27/02

Abstract: 本公开提供一种制造集成电路的方法，包括接收具有在两个第二区域之间的第一区域的集成电路布局，布局包括具有第一部件的第一层与在第一区域中具有第二、第三部件的第二、第三层，第二、第三部件共同形成第一部件的切割图案；以及通过掩模设计工具修改第二、第三部件，产生已修改第二、第三部件，其共同形成用于第一部件的已修改切割图案，第二、第三部件的修改满足至少一个条件：相邻的已修改第二(第三)部件之间的总间距大于相邻的第二(第三)部件之间的总间距，以及已修改第二(第三)部件的总长度小于第二(第三)部件的总长度。

公开(公告)号：CN107887260A

公开(公告)日：2018-04-06

申请号：CN201710174511.9

申请日：2017-03-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 洪继正 ,  刘如淦 ,  林纬良 ,  游大庆 ,  严永松 ,  方子韦 ,  高蔡胜 ,  林进祥 ,  陈桂顺

IPC: H01L21/033

Abstract: 方向性的图案化方法公开于此。例示性的方法包含进行光刻工艺以形成图案化的硬掩模层于晶片上，其中图案化的硬掩模层包含硬掩模结构，其具有相关的水平定义特征。调整蚀刻工艺，以将蚀刻品导入实质上水平的方向(相对于晶片的水平面)，因此蚀刻工艺水平地移除部分图案化的硬掩模层，以调整硬掩模结构的水平定义特征。形成集成电路结构，其对应具有调整后的水平定义特征的硬掩模结构。水平定义的特征可包含长度、宽度、线路边缘粗糙度、线宽粗糙度、线路末端轮廓、其他水平定义特征、或上述的组合。在一些实施例中，方向性的图案化方法可达斜向内连线及/或狭缝状(矩形)的通孔内连线。

公开(公告)号：CN107068558A

公开(公告)日：2017-08-18

申请号：CN201611129194.0

申请日：2016-12-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 苏盈豪 ,  刘宇伦 ,  张岐康 ,  傅士奇 ,  陈桂顺 ,  徐佩君

IPC: H01L21/312

CPC classification number: H01L21/31055 ,  H01L21/0273 ,  H01L21/31058 ,  H01L21/76819 ,  H01L21/02318

Abstract: 本公开实施例涉及制造半导体元件的方法。此方法包括形成可流动材料层于基板之上。上述基板具第一区域及第二区域。第一区域中可流动材料层的上表面高于第二区域中可流动材料层的上表面。此方法亦包含形成多个沟槽于第一区域中的可流动材料层，并执行退火工艺以回流可流动材料层，其中多个沟槽被可流动材料层填充。

公开(公告)号：CN103456774B

公开(公告)日：2016-05-18

申请号：CN201210382566.6

申请日：2012-10-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘家助 ,  叶晓谦 ,  吴宏展 ,  陈桂顺

IPC: H01L29/423 ,  H01L23/528 ,  H01L21/28 ,  H01L21/768

CPC classification number: H01L23/522 ,  H01L21/76895 ,  H01L27/0207 ,  H01L29/4238 ,  H01L29/66545 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本公开提供了一种具有非正交元件的半导体器件，其包括第一栅极结构区段和共线的第二栅极结构区段以及第三栅极结构区段和共线的第四栅极结构区段。互连件从第一栅极结构区段延伸至第四栅极结构区段。互连件设置在第一栅极结构区段和第四栅极结构区段之上。互连件可以形成在半导体器件的接触层上或与接触层共面。

公开(公告)号：CN103165415B

公开(公告)日：2016-05-04

申请号：CN201210213759.9

申请日：2012-06-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘家助 ,  梁铭彰 ,  江木吉 ,  陈桂顺

IPC: H01L21/027 ,  H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/78

CPC classification number: H01L21/0337 ,  H01L21/28132 ,  H01L21/3086 ,  H01L21/32139 ,  H01L27/10826 ,  H01L29/42376 ,  H01L29/517 ,  H01L29/66795 ,  H01L29/78 ,  H01L29/785

Abstract: 本发明公开了一种制造半导体器件的方法，包括：在提供的衬底上形成多个线元件。所述多个线元件包括：第一线元件，具有第一宽度的第一区和第二宽度的偏移区。所述第二宽度不同于所述第一宽度。然后形成与多个线部件中的包括偏移区的每一个的侧壁邻接的间隔元件，在偏移区所述间隔元件可被移位。在形成所述间隔元件后，从所述衬底去除从衬底开始的所述多个线元件。在去除所述多个线元件后使用所述间隔元件蚀刻下面的层。本发明还公开了具有偏移部件的半导体器件。

公开(公告)号：CN102332448A

公开(公告)日：2012-01-25

申请号：CN201110199199.1

申请日：2011-07-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈桂顺 ,  陈孟伟 ,  刘家助 ,  黄建元 ,  林家庆

IPC: H01L23/544 ,  H01L21/762

CPC classification number: G03F9/7084 ,  G03F9/7076 ,  G03F9/708 ,  H01L21/76229

Abstract: 本发明提供一种半导体结构及半导体结构的制造方法。在一实施例中，半导体结构包含具有组件区与对准区的基材；位于对准区中且具有第一深度D1的第一浅沟渠隔离(STI)特征；位于组件区中且具有第二深度D2的第二STI特征；具有图案化特征的对准标记，其中图案化特征是覆盖在对准区中的第一STI特征之上；以及形成在组件区中的主动区之上的栅极堆叠。

公开(公告)号：CN101604615A

公开(公告)日：2009-12-16

申请号：CN200810168351.8

申请日：2008-10-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘家助 ,  陈桂顺 ,  张尚文 ,  叶志扬

IPC: H01L21/00 ,  H01L21/027 ,  H01L21/311 ,  H01L21/3213 ,  C09K13/00 ,  C03C15/00 ,  C23F1/02 ,  C23F1/14 ,  C23F1/16 ,  C23F1/32

CPC classification number: H01L21/30604 ,  C09K13/00 ,  C09K13/02 ,  C09K13/06 ,  H01L21/308 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/32134

Abstract: 本发明涉及一种蚀刻超薄膜的方法，其步骤为提供衬底，其上有超薄膜；形成光敏层在超薄膜上；图形化光敏层；依照光敏层的图形蚀刻超薄膜；以及移除图形化的光敏层。蚀刻工艺中利用具有抗扩散性质的蚀刻液，以防止蚀刻液中的蚀刻剂扩散至光敏层下面的区域而蚀刻光敏层下面的部分超薄膜。

公开(公告)号：CN100433283C

公开(公告)日：2008-11-12

申请号：CN200610066572.5

申请日：2006-04-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陆晓慈 ,  林进祥 ,  吴华书 ,  林嘉祥 ,  陈桂顺

IPC: H01L21/66 ,  H01L21/68

CPC classification number: G03F7/70633 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明是有关于一半导体制造的系统与方法，包含由一第一遮罩层与一邻近层形成一有图案的叠对标的。此叠对标的以辐射线照射。因此，反射的光线可由其图案和邻近层所侦测出来，且此图案的位置可经由反射光线而确认。本发明更包括一半导体制程的叠对标的量测系统。此量测系统至少包括一产生器以及一侦测器，此产生器是以辐射线照射一叠对标的；此侦测器是用以侦测叠对标的的反射光线。

公开(公告)号：CN100378983C

公开(公告)日：2008-04-02

申请号：CN200510076776.2

申请日：2005-06-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈桂顺 ,  林进祥 ,  严永松 ,  赖志明

IPC: H01L23/52 ,  H01L21/768

CPC classification number: H01L21/31144 ,  H01L21/76838

Abstract: 本发明提供一种半导体元件，半导体元件包含有多个散射条设置于一隔离导线两侧，以改善微影制程的结果，各散射条具有一定的宽度并与隔离的导线间距有一定距离，以增加对半导体元件进行图案化时的微影制程的聚焦深度，且在完成半导体元件的制作后，这些散射条将仍存留于半导体元件内。本发明所述半导体元件，可增加导线图案在黄光制程中的聚焦深度，因此可改善半导体元件的关键尺寸。