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1.

发明公开
制造集成电路的方法无效

公开(公告)号：CN107887381A

公开(公告)日：2018-04-06

申请号：CN201710724345.5

申请日：2017-08-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴昀霖 , 许志玮 , 郭正诚 , 林华泰 , 江嘉评 , 陈桂顺 , 龙元祥 , 蔡晏佐

IPC: H01L27/02

Abstract: 本公开提供一种制造集成电路的方法，包括接收具有在两个第二区域之间的第一区域的集成电路布局，布局包括具有第一部件的第一层与在第一区域中具有第二、第三部件的第二、第三层，第二、第三部件共同形成第一部件的切割图案；以及通过掩模设计工具修改第二、第三部件，产生已修改第二、第三部件，其共同形成用于第一部件的已修改切割图案，第二、第三部件的修改满足至少一个条件：相邻的已修改第二(第三)部件之间的总间距大于相邻的第二(第三)部件之间的总间距，以及已修改第二(第三)部件的总长度小于第二(第三)部件的总长度。

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