公开(公告)号：CN107039525B

公开(公告)日：2020-05-01

申请号：CN201610903438.X

申请日：2016-10-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧锦涛 ,  曾健庭 ,  余基业 ,  陈志良 ,  赖志明 ,  陈俊光 ,  刘如淦 ,  杨超源 ,  陈文豪

IPC: H01L29/78 ,  H01L21/768 ,  H01L23/48

Abstract: 本发明实施例涉及一种具有防止诸如电迁移的可靠性问题的通孔轨的集成电路。在一些实施例中，集成电路具有在半导体衬底上方布置的多个第一导电接触件。在多个第一导电接触件上方布置第一金属互连引线，且在第一金属互连引线上方布置第二金属互连引线。通孔轨布置在第一金属互连引线上方且电连接第一金属互连引线和第二金属互连引线。通孔轨具有在多个导电接触件的两个或多个上方连续延伸的长度。通孔轨的长度在第一金属互连引线和第二金属互连引线之间且沿着通孔轨的长度提供了增加的横截面积，从而减轻集成电路内的电迁移。本发明实施例涉及用于高功率电迁移的通孔轨解决方案。

公开(公告)号：CN110993598A

公开(公告)日：2020-04-10

申请号：CN201910925666.0

申请日：2019-09-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧锦涛 ,  庄正吉 ,  赖志明 ,  曾健庭 ,  林威呈 ,  袁立本

IPC: H01L27/02 ,  H01L27/088 ,  H01L21/8234 ,  G06F30/392

Abstract: 一种集成电路结构包括：鳍片结构，沿着第一方向覆盖鳍片结构的接触件，以及介在接触件和鳍片结构之间的隔离层。隔离层沿着垂直于第一方向的第二方向与接触件的一部分相邻。

公开(公告)号：CN110970292A

公开(公告)日：2020-04-07

申请号：CN201910864853.2

申请日：2019-09-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧志民 ,  赖建文 ,  黄世钧 ,  严永松 ,  赖志明 ,  刘如淦

IPC: H01L21/033

Abstract: 一种定义图案的方法包括在多层硬遮罩的第一层内形成多个切口形状及多个第一开口，以暴露第二层的第一部分。通过将蚀刻速率改变的物质布植在多个切口形状的部分中来形成多个蚀刻终止层。在切口形状处定向地蚀刻此第一层以使得蚀刻终止层得以保留。在此第一层及此些第一部分上形成间隔物层。在此间隔物层内形成多个第二开口以暴露此第二层的第二部分。定向地蚀刻此间隔物层以自蚀刻终止层的侧壁移除此间隔物层。蚀刻此第二层的经由第一开口及第二开口暴露的部分。

公开(公告)号：CN110729289A

公开(公告)日：2020-01-24

申请号：CN201910639714.X

申请日：2019-07-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭士玮 ,  庄正吉 ,  赖志明 ,  曾健庭 ,  林威呈

IPC: H01L27/02 ,  H01L21/77

Abstract: 集成电路包括第一栅极、第二栅极、第一接触件和第一绝缘层。第一栅极在第一方向上延伸并位于第一层级上。第二栅极在第一方向上延伸，位于第一层级上，并且在与第一方向不同的第二方向上与第一栅极分离。第一接触件在第二方向上延伸，与第一栅极和第二栅极重叠，位于与第一层级不同的第二层级上，并且至少耦合至第一栅极。第一绝缘层在第二方向上延伸，与第一栅极和第二栅极重叠，并且位于第二栅极和第一接触件之间。本发明的实施例还涉及形成集成电路的方法。

公开(公告)号：CN106206264B

公开(公告)日：2019-04-05

申请号：CN201510397107.9

申请日：2015-07-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 曾晋沅 ,  洪继正 ,  陈俊光 ,  赖志明 ,  林焕哲 ,  刘如淦 ,  高蔡胜 ,  林纬良

IPC: H01L21/027 ,  H01L29/78

Abstract: 本发明提供了用于增加工艺裕度的鳍图案化方法。一种制造半导体器件的方法包括：在衬底上方形成多个第一间隔件。在每个第一间隔件的侧壁上沉积多个第二间隔件的第二间隔件。在一些实施例中，配置相邻第一间隔件之间的间距，使得形成在相邻第一间隔件的侧壁上的第二间隔件物理合并以形成合并的第二间隔件。可以执行第二间隔件切割工艺以选择性地去除至少一个第二间隔件。在一些实施例中，在每个第二间隔件的侧壁上形成多个第三间隔件的第三间隔件。可以执行第三间隔件切割工艺以选择性地去除至少一个第三间隔件。对衬底执行第一蚀刻工艺以形成鳍区域。多个第三间隔件在第一蚀刻工艺期间掩蔽部分衬底。

公开(公告)号：CN108231733A

公开(公告)日：2018-06-29

申请号：CN201711064077.5

申请日：2017-11-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林威呈 ,  杨惠婷 ,  彭士玮 ,  曾健庭 ,  杨超源 ,  赖志明

IPC: H01L23/522 ,  H01L23/528

CPC classification number: H01L27/0207 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823475 ,  H01L23/485 ,  H01L23/5226 ,  H01L23/5286 ,  H01L27/088 ,  H01L27/0886 ,  H01L23/528

Abstract: 一种半导体元件，包括至少一第一栅极带、至少一第二栅极带、至少一第一导电线和至少一第一导电通孔。此至少一第一栅极带的一端表面和此至少一第二栅极带的一端表面彼此相对。此至少一第一导电线在此至少一第一栅极带和此至少一第二栅极带上方并且跨此至少一第一栅极带的此端表面和此至少一第二栅极带的此端表面。此至少一第一导电通孔连接此至少一第一导线与此至少一第一栅极带。

公开(公告)号：CN108122839A

公开(公告)日：2018-06-05

申请号：CN201710695218.7

申请日：2017-08-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志良 ,  赖志明 ,  杨超源 ,  曾健庭 ,  萧锦涛 ,  刘如淦 ,  吴伟豪 ,  周雷峻

IPC: H01L21/8232 ,  H01L21/8238 ,  H01L27/092

CPC classification number: H01L27/0207 ,  H01L21/30604 ,  H01L21/32139 ,  H01L21/76895 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823475 ,  H01L21/823481 ,  H01L23/528 ,  H01L27/0886 ,  H01L27/11807 ,  H01L29/0649 ,  H01L2027/11851 ,  H03K19/0944 ,  H01L21/8232 ,  H01L21/8238 ,  H01L27/092

Abstract: 一种制造半导体装置的方法包括在衬底上方提供材料并在所述材料的两个相对的侧壁上分别形成单独的栅极电极线。因此，可使所述栅极电极线之间的切口的宽度最小化。这会缩短所述半导体装置的单元的高度，从而增加所述半导体装置的单元密度。

公开(公告)号：CN107403802A

公开(公告)日：2017-11-28

申请号：CN201710351861.8

申请日：2017-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨超源 ,  陈志良 ,  赖志明 ,  曾健庭 ,  陈顺利 ,  萧锦涛 ,  彭士玮 ,  陈俊光 ,  刘如淦

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种形成半导体结构的方法包括以下操作。栅极结构设置于半导体结构的衬底的第一有源区、第二有源区和非有源区上方。第一有源区和第二有源区由非有源区间隔开。触点设置于第一有源区和第二有源区上方。至少一个栅极通孔设置于第一有源区或第二有源区上方。所述至少一个栅极通孔与栅极结构电耦合。至少一个局域互连选择性地设置于非有源区上方，以将位于第一有源区上方的至少一个触点耦合到第二有源区上方的至少一个触点。本发明实施例涉及半导体结构及其方法。

公开(公告)号：CN107026115A

公开(公告)日：2017-08-08

申请号：CN201610920021.4

申请日：2016-10-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张世明 ,  赖志明 ,  刘如淦 ,  高蔡胜 ,  李忠儒 ,  包天一 ,  眭晓林

IPC: H01L21/768

CPC classification number: H01L21/3212 ,  H01L21/31055 ,  H01L21/31111 ,  H01L21/76807 ,  H01L21/76808 ,  H01L21/76834 ,  H01L21/7684 ,  H01L21/76877 ,  H01L21/76883 ,  H01L21/76885 ,  H01L21/76897 ,  H01L23/5226 ,  H01L2221/1063 ,  H01L21/7688

Abstract: 一种方法包括：形成部分地填充有第一金属材料的沟槽，在第一层间介电(ILD)层内形成沟槽；用牺牲材料填充沟槽的剩余部分；在第一ILD层上沉积缓冲层；图案化缓冲层以在缓冲层内形成孔，从而暴露牺牲材料；以及去除牺牲材料。本发明实施例涉及至部分填充的沟槽的通孔互连件。

公开(公告)号：CN106935495A

公开(公告)日：2017-07-07

申请号：CN201611085117.X

申请日：2016-11-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢艮轩 ,  洪继正 ,  赖志明 ,  林纬良 ,  陈俊光 ,  刘如淦

IPC: H01L21/311 ,  H01L21/033

CPC classification number: H01L21/0337 ,  H01L21/31144 ,  H01L21/32139 ,  H01L21/0334

Abstract: 一种半导体元件的制造方法。该制造方法包括在一个材料层上方形成心轴以及沿心轴的侧壁上形成间隔构件，形成一图案化的硬掩模以覆盖一第一区域，在一第二区域上沉积一填充层，而图案化的硬掩模覆盖第一区域。在第二区域中两个相邻的间隔构件之间的一空间由填充层填充。方法还包括部分移除填充层，以在第二区域的两个相邻间隔构件之间的空间中形成一填充块，移除图案化的硬掩模，移除心轴并利用间隔构件以及填充块作为一蚀刻掩模来蚀刻材料层，以分别在第一区域以及第二区域中形成材料部件。