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公开(公告)号：CN107026641A
公开(公告)日：2017-08-08
申请号：CN201611107902.0
申请日：2016-12-06
申请人： 辛纳普蒂克斯日本合同会社
发明人： 清水尚司
IPC分类号： H03K19/00 , H03K19/0944
CPC分类号： H02M7/537 , H01L27/0629 , H01L27/092 , H02M3/07 , H03K17/162 , H03K17/284 , H03K2217/0036 , H03K19/0013 , H03K19/0944
摘要： 本发明涉及反相器电路。课题在于减少反相器电路的直通电流。反相器电路具备：PMOS晶体管MP11、NMOS晶体管MN11、在被输入输入信号VIN2的输入端子11和PMOS晶体管MP11的栅极之间连接的延迟元件D1、在输入端子11和PMOS晶体管MP11的栅极之间与延迟元件D1并联连接的开关元件SW1、在输入端子11和NMOS晶体管MN11的栅极之间连接的延迟元件D2、以及在输入端子11和NMOS晶体管MN11的栅极之间与延迟元件D2并联连接的开关元件SW2。开关元件SW1、SW2响应于输出端子13的电位而工作。
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公开(公告)号：CN106685394A
公开(公告)日：2017-05-17
申请号：CN201611260631.2
申请日：2016-12-30
申请人： 合肥恒烁半导体有限公司
IPC分类号： H03K19/0944
CPC分类号： H03K19/0944
摘要： 本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管、第十一三极管、第十二三极管，第一三极管的漏极与第七三极管的漏极连接，第一三极管的栅极与第五三极管的栅极连接，第一三极管、第七三极管的源极与第二三极管、第八三极管的漏极都连接，第二三极管的栅极与第九三极管的栅极连接，第二三极管、第八三极管的源极与第三三极管的漏极都连接等，本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
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公开(公告)号：CN106452426A
公开(公告)日：2017-02-22
申请号：CN201610836630.1
申请日：2016-09-21
申请人： 宁波大学
IPC分类号： H03K19/0944
CPC分类号： H03K19/0944
摘要： 本发明公开了一种N管反馈型自举绝热电路及四级反相器/缓冲器，N管反馈型自举绝热电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，四级反相器/缓冲器包括四个N管反馈型自举绝热电路；优点是电路结构简单，延时和功耗都得到了降低，反馈管第五NMOS管或第六NMOS管的设置，使得在能量回收阶段，输出节点的能量回收到功率时钟更加彻底，避免了因PMOS阈值电压使得输出节点不能完全回收到功率时钟去而引起能量损耗，功耗得到很大优化，由此，本发明的四级反相器/缓冲器在不影响电路性能的基础上，延时、功耗和功耗延时积均较小。
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公开(公告)号：CN106452425A
公开(公告)日：2017-02-22
申请号：CN201610836596.8
申请日：2016-09-21
申请人： 宁波大学
IPC分类号： H03K19/0944
CPC分类号： H03K19/0944
摘要： 本发明公开了一种P管采样型自举绝热电路及四级反相器/缓冲器，P管采样型自举绝热电路于包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管第三NMOS管和第四NMOS管，四级反相器/缓冲器包括四个P管采样型自举绝热电路；优点是电路结构简单，延时和功耗都得到了降低，P管采样型自举绝热电路的输出端和第一时钟端设置第一PMOS管和第二PMOS管作为P型采样管，使得能量得到充分回收，避免了因PMOS管阈值电压使得输出端不能完全回收到功率时钟去而引起能量损耗，功耗得到很大优化，由此，本发明的P管采样型自举绝热电路在不影响电路性能的基础上，延时、功耗和功耗延时积均较小。
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公开(公告)号：CN103812498B
公开(公告)日：2016-10-05
申请号：CN201210454657.6
申请日：2012-11-13
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H03K19/0185
CPC分类号： H03K19/018528 , H03K3/356104 , H03K19/09421 , H03K19/0944
摘要： 本发明公开了一种过驱动装置，包括：第一和第二晶体管，第一和第二晶体管的源极连接至第一电压端，第一晶体管的栅极和第二晶体管的漏极连接至第一输出端，第一晶体管漏极和第二晶体管的栅极连接至第二输出端；第三和第四晶体管，它们的栅极连接至第二电压端，第三晶体管的源极连接至第一晶体管的漏极，第四晶体管的源极连接至第二晶体管的漏极；第五晶体管，源极连接至第三晶体管的源极，栅极连接至第三晶体管的漏极，漏极连接至第二电压端；第六晶体管，源极连接至第四晶体管的源极，栅极连接至第四晶体管的漏极，漏极连接至第二电压端；第三晶体管的漏极经第七晶体管连接至第一输入端；第四晶体管的漏极经第八晶体管连接至第二输入端。
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公开(公告)号：CN105932997A
公开(公告)日：2016-09-07
申请号：CN201610106048.X
申请日：2016-02-26
申请人： 英飞凌科技奥地利有限公司
IPC分类号： H03K19/0944
CPC分类号： H03K17/04206 , H03K19/0944
摘要： 本发明涉及电子驱动电路。公开了一种电子电路，其包括：配置为接收输入信号（SIN）的输入端和配置为耦合到负载的输出端；包括负载路径和控制节点的输出晶体管（11），其中，负载路径被连接在输出端（121）和第一电源节点（131）之间；包括负载路径和控制节点的驱动晶体管（21），其中，负载路径被连接到输出晶体管（11）的控制节点；第一电子开关（31），与驱动晶体管（21）的负载路径串联连接；偏置电路（41），包括内部阻抗并且被连接在驱动晶体管（21）的控制节点和第一电源节点（131）之间；以及控制电路（81），配置为接收输入信号（SIN），并且基于输入信号（SIN）来驱动第一电子开关（31）。
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公开(公告)号：CN101546600A
公开(公告)日：2009-09-30
申请号：CN200910129709.0
申请日：2009-03-24
申请人： 株式会社东芝
CPC分类号： G11C14/0081 , G11C11/161 , G11C11/1675 , G11C11/1693 , G11C13/0004 , G11C13/0007 , G11C13/02 , G11C2213/31 , G11C2213/32 , H03K19/0944 , H03K19/18
摘要： 本发明提供一种半导体集成电路，其特征在于，具备：N沟道型自旋FET(SN1)，在其源端以及漏端间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体－磁性体结，在栅端输入输入信号，在源端施加第一电源电位，漏端与输出端相连接；P沟道型FET(P1)，在其栅端输入时钟信号，在源端施加比上述第一电源电位高的第二电源电位，漏端与上述输出端相连接；后级电路(12)，其输入端与上述输出端相连接；以及控制电路(11)，在使上述P沟道型FET(P1)导通而开始了上述输出端的充电之后，使上述P沟道型FET(P1)截止从而结束上述充电，并将上述输入信号提供给上述N沟道型自旋FET(SN1)的栅端。
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公开(公告)号：CN107959496A
公开(公告)日：2018-04-24
申请号：CN201710951703.6
申请日：2017-10-13
申请人： 株式会社东海理化电机制作所
发明人： 松原淳一
IPC分类号： H03K19/0185
CPC分类号： H03K19/0813 , H03K3/02337 , H03K5/082 , H03K19/00307 , H03K19/00315 , H03K19/017518 , H03K19/01831 , H03K19/0944 , H03K19/018507
摘要： 本发明提供一种能够提高噪声耐力而防止误动作的电平转换器。电平转换器(1)包含电平转换器部(2)以及阈值电压变动电路(24)而构成。电平转换器部(2)被第1电源电压(VBB)驱动，根据比第1电源电压(VBB)低的电压的输入信号(SIN)的切换，切换从第1电源电压(VBB)被电平转换为比第1电源电压(VBB)低的电压的输出信号(SOUTM)。阈值电压变动电路(24)根据输入信号(SIN)的切换方向，使输出信号(SOUTM)相对于输入信号(SIN)切换的阈值电压变动。
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公开(公告)号：CN106685400A
公开(公告)日：2017-05-17
申请号：CN201611261147.1
申请日：2016-12-30
申请人： 合肥恒烁半导体有限公司
IPC分类号： H03K19/20 , H03K19/0944
CPC分类号： H03K19/20 , H03K19/0944
摘要： 本发明公开了一种五输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管等，第一三极管的栅极和第六三极管的栅极连接，第一三极管的源极和第二三极管的漏极连接，第二三极管的栅极和第七三极管的栅极连接，第二三极管的源极和第三三极管的漏极连接，第三三极管的栅极和第八三极管的栅极连接，第四三极管的栅极和第九三极管的栅极连接，第四三极管的源极和第五三极管的漏极连接，第五三极管的栅极和第十三极管的栅极连接等。本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
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公开(公告)号：CN106685395A
公开(公告)日：2017-05-17
申请号：CN201611261903.0
申请日：2016-12-30
申请人： 合肥恒烁半导体有限公司
IPC分类号： H03K19/0944
CPC分类号： H03K19/0944
摘要： 本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管等，第一三极管漏极与第二三极管漏极相连，第二三极管漏极与第三三极管漏极相连，第三三极管漏极与第四三极管漏极相连，第一三极管源极与第二三极管源极相连，第二三极管源极与第六三极管源极相连等。本发明能够通过削减晶体管数目来实现，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。
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