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公开(公告)号：CN110556362B
公开(公告)日：2025-04-18
申请号：CN201910462226.6
申请日：2019-05-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H10D84/03 , H10D84/83
Abstract: 本发明实施例涉及一种集成背侧电源网格的半导体装置及其相关的集成电路与制造方法，所述半导体装置包含衬底、介电区、多个导电区、第一导电轨及导电结构。所述介电区位于所述衬底上。所述多个导电区位于所述介电区上。所述第一导电轨位于所述介电区内，且电连接到所述多个导电区的第一导电区。所述导电结构经布置以穿透所述衬底且形成于所述第一导电轨下方。所述导电结构电连接到所述第一导电轨。
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公开(公告)号：CN113809046B
公开(公告)日：2025-02-28
申请号：CN202110734479.1
申请日：2021-06-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 本公开提供了一种互连结构、半导体结构及其形成方法，该半导体结构包括：衬底；第一金属线，位于所述衬底上方并且沿第一方向延伸；保护层，衬垫所述第一金属线的侧壁；第二金属线，位于所述第一金属线上并且沿所述第一方向延伸；第三金属线，位于所述第二金属线上方并且沿垂直于所述第一方向的第二方向延伸。
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公开(公告)号：CN113451306B
公开(公告)日：2024-12-24
申请号：CN202011634719.2
申请日：2020-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: IC结构包括在第一方向上延伸的第一单元行和第二单元行。第一单元行包括：第一单元，每个包括具有第一导电类型的第一源极/漏极区域的一个或多个第一鳍和具有与第一导电类型相反的第二导电类型的第二源极/漏极区域的一个或多个第二鳍。第二单元行包括：第二单元，每个包括具有第一导电类型的第三源极/漏极区域的一个或多个第三鳍和具有第二导电类型的第四源极/漏极区域的一个或多个第四鳍。第一单元具有相同的第一数量的一个或多个第一鳍，并且第二单元具有小于第一数量的一个或多个第一鳍的相同的第二数量的一个或多个第三鳍。本申请的实施例还涉及形成IC结构的方法。
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公开(公告)号：CN113594150B
公开(公告)日：2024-07-09
申请号：CN202110473484.1
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种IC封装件，包括：第一管芯，包括正面和背面，正面包括第一信号路由结构，背面包括第一配电结构；第二管芯，包括正面和背面，正面包括第二信号路由结构，背面包括第二配电结构。IC封装件包括第三配电结构，位于第一配电结构和第二配电结构之间，并且电连接至第一配电结构和第二配电结构中的每一个。本申请的实施例提供了IC封装件及其形成方法以及在IC封装件中分配电源的方法。
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公开(公告)号：CN118280997A
公开(公告)日：2024-07-02
申请号：CN202410267777.8
申请日：2024-03-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L23/528
Abstract: IC结构包括定位在半导体晶圆中的第一互补场效应晶体管(CFET)和第二CFET，第一和第二CFET的每个包括在第一方向上延伸的栅极结构、在垂直于第一方向的第二方向上延伸穿过栅极结构的n型沟道，以及在第二方向上延伸穿过栅极结构并且在垂直于第一方向和第二方向的每个的第三方向上与n型沟道对准的p型沟道。金属线在第一方向上延伸，在第三方向上与第一和第二CFET的每个对准，并且配置为将电源电压或参考电压分布到第一和第二CFET的每个。金属线是沿着第三方向最靠近第一和第二CFET的每个并且在第一方向上延伸的金属线。本公开实施例还涉及制造集成电路结构的方法和生成集成电路布局图的方法。
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Patent Agency Ranking
公开(公告)号：CN118173561A
公开(公告)日：2024-06-11
申请号：CN202410084681.8
申请日：2024-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L23/48
Abstract: 方法包括：形成包括交替设置的伪层和半导体层的多层堆叠件；以及在多层堆叠件的侧壁和顶面上形成多个伪栅极堆叠件。多个伪栅极堆叠件中的两个彼此紧邻，并且在它们之间具有间隔。在多层堆叠件中形成第一源极/漏极区域和第二源极/漏极区域，第二源极/漏极区域与第一源极/漏极区域重叠。方法还包括：用多个替换栅极堆叠件替换多个伪栅极堆叠件；用第一介电隔离区域替换多个替换栅极堆叠件中的第一个；在间隔中形成深接触插塞；在深接触插塞上方形成前侧通孔；以及在深接触插塞下方形成背侧通孔，其中，前侧通孔通过深接触插塞电连接至背侧通孔。本申请的实施例还涉及半导体结构及其形成方法。
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公开(公告)号：CN113343631B
公开(公告)日：2024-03-08
申请号：CN202110518760.1
申请日：2021-05-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/088 , H01L27/092
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公开(公告)号：CN108122901B
公开(公告)日：2022-10-28
申请号：CN201710669088.X
申请日：2017-08-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088 , H01L27/06
Abstract: 一种集成电路包括衬底以及形成于所述衬底上的第一组功能胞单元(functional cell unit)。每一所述功能胞单元包括具有不同阈值电压的一对功能单元以及位于其所述功能单元(functional cell)之间的填充单元(filler cell)。所述第一组功能胞单元中的所述功能胞单元的数目等于或大于第二组功能胞单元的数目，每一所述第二组功能胞单元包括具有不同阈值电压且彼此贴靠(abut)的一对功能单元。如此一来，能够减小所述集成电路的泄漏电流(leakage current)。
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公开(公告)号：CN110046369B
公开(公告)日：2022-10-18
申请号：CN201811432814.7
申请日：2018-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/394
Abstract: 本发明的实施例提供了一种集成电路结构，包括：在第一方向上延伸的第一多个单元行，第一多个单元行的每个均具有第一行高度并且包括设置在其中的多个第一单元；以及在第一方向上延伸的第二多个单元行，第二多个单元行的每个均具有与第一行高度不同的第二行高度，并且包括设置在其中的多个第二单元。多个第一单元包括第一多个有源区域，第一多个有源区域的每个均在第一方向上连续地延伸横跨多个第一单元，并且，多个第二单元包括第二多个有源区域，第二多个有源区域的每个均在第一方向上连续地延伸横跨多个第二单元。本发明的实施例还提供了集成电路结构的设计系统。
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公开(公告)号：CN114975273A
公开(公告)日：2022-08-30
申请号：CN202110783295.4
申请日：2021-07-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 一种集成电路及其制造方法及用于集成电路的传输栅极，制造集成电路的方法包括以下步骤。在绝缘光罩中蚀刻开口，以曝露集成电路背面上的第一虚拟触点。将导电材料沉积至开口，该导电材料接触第一虚拟触点的侧壁。使导电材料凹陷，以曝露第一虚拟触点的末端。方法亦包括以下步骤。在开口中的导电材料上方沉积绝缘材料。自绝缘光罩移除第一虚拟触点以形成第一触点开口。在第一触点开口中形成第一导电触点，该第一导电触点电性连接至导电材料。
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