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公开(公告)号：CN113343631B
公开(公告)日：2024-03-08
申请号：CN202110518760.1
申请日：2021-05-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/088 , H01L27/092
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公开(公告)号：CN111444669B
公开(公告)日：2023-12-22
申请号：CN202010005292.3
申请日：2020-01-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/398
Abstract: 方法用于计算半导体器件中的边界泄漏。检测第一单元和第二单元之间的边界，该第一单元和第二单元在该边界周围彼此邻接。识别与第一单元和第二单元的单元边缘相关联的属性。基于与第一单元和第二单元的单元边缘相关联的属性来识别单元邻接情况。基于与单元邻接情况相关联的泄漏电流值和与单元邻接情况相关联的泄漏概率来计算第一单元和第二单元之间的预期边界泄漏。本发明的实施例还涉及用于半导体器件的泄漏分析的方法和系统。
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公开(公告)号：CN109002570B
公开(公告)日：2022-11-11
申请号：CN201810252190.4
申请日：2018-03-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 本发明的实施例描述了用于集成电路(IC)布局设计中的单元放置的示例性方法以及执行该方法的计算机系统。该方法包括将布局区域划分为一个或多个连续单元，其中，每个单元包括多个放置位置。该方法还包括将第一组引脚位置和第二组引脚位置映射到一个或多个连续单元中的每一个。该方法还包括将单元放置在一个或多个连续单元中，其中，从包括单元的多个引脚位置的单元库中检索得到该单元。该单元的放置基于将与单元相关联的一个或多个引脚分配到来自第一多个引脚位置的引脚轨迹、来自第二多个引脚位置的引脚轨迹或上述的组合中的至少一个引脚轨迹。
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公开(公告)号：CN108122901B
公开(公告)日：2022-10-28
申请号：CN201710669088.X
申请日：2017-08-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088 , H01L27/06
Abstract: 一种集成电路包括衬底以及形成于所述衬底上的第一组功能胞单元(functional cell unit)。每一所述功能胞单元包括具有不同阈值电压的一对功能单元以及位于其所述功能单元(functional cell)之间的填充单元(filler cell)。所述第一组功能胞单元中的所述功能胞单元的数目等于或大于第二组功能胞单元的数目，每一所述第二组功能胞单元包括具有不同阈值电压且彼此贴靠(abut)的一对功能单元。如此一来，能够减小所述集成电路的泄漏电流(leakage current)。
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公开(公告)号：CN114695259A
公开(公告)日：2022-07-01
申请号：CN202110879790.5
申请日：2021-08-02
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭露提供一种半导体装置及其形成方法。此种方法包括在第一电压域中形成第一电容器及在第一电压域中形成第二电容器。第一电容器与第二电容器并联连接。在第二电压域中形成第三电容器及第四电容器。第三电容器与第四电容器串联连接。第一电容器及第二电容器与第一电压域的供电点及第一电压域的参考点并联连接。第四电容器连接至第二电压域的供电点。第三电容器连接至第二电压域的参考点。
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Patent Agency Ranking
公开(公告)号：CN106934090B
公开(公告)日：2021-05-14
申请号：CN201611245250.7
申请日：2016-12-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 一种时脉树架构、集成电路及其布局方法。时脉树架构配置在半导体基板上。时脉树架构包含第一时脉线，其具有第一线宽且被设置在第一高度处。时脉树架构亦包含第二时脉线，其具有和第一线宽不同的第二线宽。第二时脉线被设置在第二高度处，而上述第二高度是从半导体基板的上表面测量得到的，且第二高度与第一高度相同。第一线宽与第一时脉线的第一电流位准成比例，且第二线宽与第二时脉线的第二电流位准成比例。
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公开(公告)号：CN109002570A
公开(公告)日：2018-12-14
申请号：CN201810252190.4
申请日：2018-03-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F2217/02
Abstract: 本发明的实施例描述了用于集成电路(IC)布局设计中的单元放置的示例性方法以及执行该方法的计算机系统。该方法包括将布局区域划分为一个或多个连续单元，其中，每个单元包括多个放置位置。该方法还包括将第一组引脚位置和第二组引脚位置映射到一个或多个连续单元中的每一个。该方法还包括将单元放置在一个或多个连续单元中，其中，从包括单元的多个引脚位置的单元库中检索得到该单元。该单元的放置基于将与单元相关联的一个或多个引脚分配到来自第一多个引脚位置的引脚轨迹、来自第二多个引脚位置的引脚轨迹或上述的组合中的至少一个引脚轨迹。
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公开(公告)号：CN108122888A
公开(公告)日：2018-06-05
申请号：CN201710599855.4
申请日：2017-07-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528
CPC classification number: H01L23/5286 , H01L23/5226
Abstract: 一种集成电路的电源网。在电源网中，多个第一电源路径设置在一第一金属层并平行于一第一方向。多个第二电源路径设置在一第二金属层并平行于一第二方向。第一与第二方向互为垂直。多个第三电源路径设置在第一金属层并平行于第一方向。安排在相同直线的第一电源路径是由在第一金属层的多个第一间隙所彼此分离。安排在相同直线的第三电源路径是由在第一金属层的多个第二间隙所彼此分离。每一第一间隙是由两相邻的第三电源路径所包围。每一第二间隙是由两相邻的第一电源路径所包围。第一电源路径是经由第二电源路径而耦接于第三电源路径。
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公开(公告)号：CN107808022A
公开(公告)日：2018-03-16
申请号：CN201611177931.4
申请日：2016-12-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F17/5077
Abstract: 一种设计布局的方法包含将第一颜色群组指派给多个第一布线轨迹。所述方法包含将第二颜色群组指派给多个第二布线轨迹。第一布线轨迹在邻近第二布线轨迹之间。所述方法包含将来自第一颜色群组的颜色指派给沿着每一第一布线轨迹的每一默认导电元件。沿着每一第一布线轨迹的第一默认导电元件的颜色不同于沿着相同第一布线轨迹的邻近默认导电元件的颜色。所述方法包含将来自第二颜色群组的颜色指派给沿着每一第二布线轨迹的每一默认导电元件。沿着每一第二布线轨迹的第一默认导电元件的颜色不同于沿着相同第二布线轨迹的邻近默认导电元件的颜色。
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公开(公告)号：CN105868437A
公开(公告)日：2016-08-17
申请号：CN201510985005.9
申请日：2015-12-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本发明提供一种方法，包括处理集成电路的布局，以确定集成电路的一个或多个部件的一种或多种属性。方法还包括从与制造集成电路相关联的工艺文件中提取一个或多个工艺参数。基于包括在工艺文件中的一个或多个逻辑函数，从工艺文件中提取一个或多个工艺参数。计算基于一种或多种属性。方法还包括：基于包括在工艺文件中的一个或多个工艺参数和电容确定规则，计算集成电路的至少两个部件之间的电容值。基于用户输入，可编辑一个或多个工艺参数、一个或多个逻辑函数和电容确定规则中的至少一个。本发明还提供了电容提取的方法和装置。
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