公开(公告)号：CN215815877U

公开(公告)日：2022-02-11

申请号：CN202121550609.8

申请日：2021-07-08

申请人： 湖南静芯微电子技术有限公司

发明人： 董鹏 ,  杨康帅 ,  汪洋 ,  金湘亮 ,  李幸 ,  骆生辉

IPC分类号： H01L27/02 ,  H01L21/82

摘要： 本实用新型实施例提供一种高维持高失效双向可控硅静电防护器件，包括P型衬底、N型埋层、第一N型深阱、第二N型深阱和第三N型深阱；第二N型深阱的左侧设有第三P+注入区，右侧设有第四P+注入区；第二N型深阱左侧设有第一P阱，右侧设有第二P阱；第一P阱内设有第一P型漂移区和第二P型漂移区，第二P阱内设有第三P型漂移区和第四P型漂移区；第一P型漂移区内设有第一P+注入区，第二P型漂移区内设有第一N+注入区；第三P型漂移区内设有第二N+注入区，第四P型漂移区内设有第六P+注入区；第一N+注入区、第一P+注入区、第二P+注入区连接在一起作为器件的阳极，第二N+注入区、第五P+注入区、第六P+注入区连接在一起作为器件的阴极。

公开(公告)号：CN214848632U

公开(公告)日：2021-11-23

申请号：CN202121550658.1

申请日：2021-07-08

申请人： 湖南静芯微电子技术有限公司

发明人： 董鹏 ,  关文杰 ,  汪洋 ,  金湘亮 ,  李幸 ,  骆生辉

IPC分类号： H01L27/02 ,  H01L21/82

摘要： 本实用新型实施例提供一种低触发高维持电压的双向可控硅静电防护器件，包括P型衬底、N型埋层、N型阱；N型埋层左侧设有第一P阱，N型埋层右侧设有第二P阱；第一P阱内设有第一P+注入区、第一N+注入区和第一浮空P+注入区，第一P阱和第二P阱之间设有N型阱，N型阱中间位置设有中间N+注入区，同时，第一P型浅阱PB和第二P型浅阱PB分别设置横跨在第一P阱、N型阱和第二P阱中间位置；N型埋层的上方的左侧和右侧分别设有第一高压N阱和第二高压N阱；第一P+注入区、第一N+注入区连接在一起并作为器件的阳极，第二P+注入区、第二N+注入区连接在一起并作为器件的阴极，如此，该器件能够有效地保护芯片的核心电路，远离闩锁的风险。

公开(公告)号：CN214848631U

公开(公告)日：2021-11-23

申请号：CN202121550555.5

申请日：2021-07-08

申请人： 湖南静芯微电子技术有限公司

发明人： 汪洋 ,  邓志勤 ,  金湘亮 ,  董鹏 ,  李幸 ,  骆生辉

IPC分类号： H01L27/02 ,  H01L21/82

摘要： 本实用新型实施例提供一种低压带栅单向可控硅静电防护器件，包括：P型衬底；P型衬底中设有N型埋层、N型深阱区和P型深阱区；N型深阱包括第一N阱，P型深阱包括第二P阱，N型深阱和第一N阱不等宽，P型深阱和第二P阱不等宽；第一N阱上有第一N+注入、第二P+注入、第三N+注入；N型深阱上有第四P+注入；P型深阱上设有第二P阱；第五N+注入的左部在N型深阱上，右部在P型深阱上和第二P阱上；第六N+注入的左部在第二P阱上，右部在P型深阱上；P型深阱上有第七P+注入；多晶硅栅极在第二P阱上；P型深阱的两个电极和第二P阱上的一个栅极电极均连接在一起并作为器件的阴极，第一N阱里的两个电极均连接在一起作为器件的阳极。

公开(公告)号：CN2770088Y

公开(公告)日：2006-04-05

申请号：CN200420085825.X

申请日：2004-08-16

申请人： 西安电子科技大学

发明人： 张鹤鸣 ,  胡辉勇 ,  戴显英 ,  舒斌 ,  王喜媛 ,  朱国良 ,  王伟 ,  黄大鹏

IPC分类号： H01L21/82 ,  H01L27/02

摘要： 本实用新型公开了一种硅锗/硅三维集成电路有源层结构，以提高现有三维集成电路的速度。其方案是分别采用单晶Si和SiGe/Si构建新的三维集成电路的两个有源层。其中，第一有源层采用Si SOI或Si衬底制作n型沟道MOS场效应晶体管nMOS；第二有源层采用SiGe/Si SOI衬底制作p型沟道MOS场效应晶体管pMOS。两层之间采用低温技术实现键合，且第二有源层材料及器件制作也在低温下完成，避免了高温过程对前序有源层器件结构的影响，保证了三维集成电路的交直流电学性能。本实用新型可用于制作三维CMOS集成电路，也可用于制作三维BiCMOS集成电路。基于SiGe/SipMOS场效应晶体管空穴迁移率高的特点，与现有三维集成电路相比，用本实用新型制作的三维集成电路具有速度快和性能好的优点。

公开(公告)号：CN2694476Y

公开(公告)日：2005-04-20

申请号：CN02261131.2

申请日：2002-10-31

申请人： 上海华虹NEC电子有限公司

发明人： 肖胜安 ,  汪激洋 ,  吴志丹 ,  陈菊英 ,  任昱

IPC分类号： H01L21/283 ,  H01L21/82

摘要： 本实用新型涉及一种栅工艺中的多层膜结构。具体是在栅成长之后，依次成长一层掺磷浓度低的多晶硅、一层浓度高的多晶硅、一层掺磷浓度低或不掺磷的多晶硅。第一层掺磷低的多晶硅在回刻后表面比较平整，以保证栅附近在回刻后不出现凹陷，使栅不受到损伤。在第三层低掺磷或不掺磷多晶硅的回刻速率低，减少回刻后沟槽中心的凹陷深度，使之在后来成长金属膜时不形成空洞。同时通过调整第一，第二层多晶硅的掺磷浓度和厚度，可以保证在回刻后获得同等的栅极电阻。

公开(公告)号：CN2570984Y

公开(公告)日：2003-09-03

申请号：CN02257077.2

申请日：2002-09-24

申请人： 中国科学院物理研究所

发明人： 孙劲鹏 ,  王太宏

IPC分类号： H01L27/00 ,  H01L21/82

摘要： 本实用新型涉及用碳纳米管晶体管设计的高集成度单电子存储器，包括：以硅作为衬底，其上氧化形成一个二氧化硅绝缘层；在绝缘层上制备出一个垂直结构的碳纳米管晶体管，还包括在二氧化硅绝缘层上有一根单壁碳纳米管，在其两侧制备出源极和漏极并与碳纳米管发生欧姆接触；在该碳纳米管的上方制备出栅极绝缘层，其上设置该碳纳米管晶体管的栅极；栅极一侧的栅极绝缘层上设置一条存储器的字线，字线和栅极通过一根金属性碳纳米管连接在一起，此碳纳米管上制备出至少两个隧穿结。该方法制备出的量子点可以在室温下出现库仑阻塞现象，因此本实用新型的器件可在室温下工作，通过测量碳纳米管晶体管的漏极电流可以实现存储器数据的读出。

公开(公告)号：CN212676238U

公开(公告)日：2021-03-09

申请号：CN202021750350.7

申请日：2020-08-20

申请人： 意法半导体(克洛尔2)公司 ,  意法半导体(鲁塞)公司

发明人： A·马扎基 ,  A·雷尼耶 ,  S·尼埃尔

IPC分类号： H01L21/82 ,  H01L27/06

摘要： 在此公开了一种集成电路，包括：半导体衬底；电容器，包括：衬底中的第一阱，形成电容器第一板；垂直延伸到第一阱中的第一沟槽，其包括通过第一绝缘层与第一阱绝缘的第一中心导体；衬底第一阱上的顶表面上有第一厚度的第二绝缘层；和第二绝缘层上的电连接第一中心导体的第一导电材料层，其和第一中心导体形成电容器第二板；和存储器单元，包括：衬底中的第二阱；垂直延伸到第二阱中的第二沟槽，其包括通过第三绝缘层与第二阱绝缘的第二中心导体，其形成存储器单元的存取晶体管的栅极电极；衬底第二阱上的顶表面上的第四绝缘层，其有小于第一厚度的第二厚度；和第四绝缘层上的第二导电材料层，其形成存储器单元的浮置栅极晶体管的浮置栅极电极。

公开(公告)号：CN212625590U

公开(公告)日：2021-02-26

申请号：CN202021961880.6

申请日：2020-09-09

申请人： 珠海格力电器股份有限公司 ,  珠海零边界集成电路有限公司

发明人： 林苡任 ,  史波 ,  陈道坤 ,  曾丹

IPC分类号： H01L29/06 ,  H01L29/16 ,  H01L21/82

摘要： 本实用新型涉及一种碳化硅肖特基半导体器件，其包括第一电子型半导体层、第二电子型半导体层、第一空穴型半导体层、第二空穴型半导体层、第一阳极结构、第二阳极结构和阴电极层。其中，第一阳极结构设置在第二电子型半导体上，第二阳极结构设置在第二空穴型半导体层上，第一电子型半导体层的掺杂浓度大于第二电子型半导体层的掺杂浓度，第一空穴型半导体层的掺杂浓度小于第二空穴型半导体层的掺杂浓度。该碳化硅肖特基半导体器件可以解决现有碳化硅肖特基半导体器件难以在降低正向工作电压的同时提高击穿电压的问题，进而降低碳化硅肖特基半导体器件正向导通的损耗，提高碳化硅肖特基半导体器件的工作效率。(ESM)同样的发明创造已同日申请发明专利

公开(公告)号：CN208796997U

公开(公告)日：2019-04-26

申请号：CN201821044765.5

申请日：2018-07-03

申请人： 意法半导体股份有限公司

发明人： M·G·萨吉奥 ,  S·拉斯库纳

IPC分类号： H01L27/06 ,  H01L29/06 ,  H01L29/78 ,  H01L29/872 ,  H01L21/82 ,  H01L21/336 ,  H01L21/329

摘要： 本申请涉及集成金属氧化物半导体场效应晶体管器件。集成MOSFET器件形成在具有第一导电类型且为碳化硅的本体中。该本体容纳：具有第二导电类型的第一本体区域；与所述第一本体区域相邻的JFET区域；具有第一导电类型的第一源极区域，延伸到第一本体区域的内部中；具有第二导电类型的注入结构，延伸到JFET区域的内部中。隔离栅极结构部分地位于第一本体区域、第一源极区域和JFET区域上方。第一金属化层在第一表面上方延伸并且与注入结构和JFET区域直接接触地形成JBS二极管。由此提供集成MOSFET器件的改进方案。(ESM)同样的发明创造已同日申请发明专利

公开(公告)号：CN208142182U

公开(公告)日：2018-11-23

申请号：CN201820743406.2

申请日：2018-05-17

申请人： 长鑫存储技术有限公司

发明人： 徐政业

IPC分类号： H01L27/24 ,  H01L21/82 ,  H01L27/108

摘要： 本实用新型提供一种柱状电容器阵列结构，包括：半导体衬底，包括若干个接触焊盘；填孔下电极，结合于接触焊盘上，具有电极柱体及高出部，电极柱体侧壁呈波纹状或锯齿状；电容介质层，形成于填孔下电极的侧壁以及周围的半导体衬底上；上电极层，形成于电容介质层表面；上电极填充体，填充于相邻上电极层之间的间隙并与上电极层电连接。本实用新型可以将电容尺寸进一步缩小，相邻电容之间具有较大剩余空间，形成侧壁呈波纹状或锯齿状的柱状下电极，可以增加电容的表面积，提高电容能力，适应尺寸微缩，采用自对准的刻蚀工艺形成了折线型支架支撑层，增加支撑层与电容器结构的接触面积，提高了支撑强度，并简化了制备工艺，提高了器件制备的精确度。