-
公开(公告)号：CN118280997A
公开(公告)日：2024-07-02
申请号：CN202410267777.8
申请日：2024-03-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L23/528
Abstract: IC结构包括定位在半导体晶圆中的第一互补场效应晶体管(CFET)和第二CFET，第一和第二CFET的每个包括在第一方向上延伸的栅极结构、在垂直于第一方向的第二方向上延伸穿过栅极结构的n型沟道，以及在第二方向上延伸穿过栅极结构并且在垂直于第一方向和第二方向的每个的第三方向上与n型沟道对准的p型沟道。金属线在第一方向上延伸，在第三方向上与第一和第二CFET的每个对准，并且配置为将电源电压或参考电压分布到第一和第二CFET的每个。金属线是沿着第三方向最靠近第一和第二CFET的每个并且在第一方向上延伸的金属线。本公开实施例还涉及制造集成电路结构的方法和生成集成电路布局图的方法。
-
公开(公告)号：CN113809077B
公开(公告)日：2024-04-12
申请号：CN202110909267.2
申请日：2021-08-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 公开了一种半导体器件及其形成方法，半导体器件包括：有源区；第一、第二和第三金属到漏极/源极(MD)接触结构，在第一方向上延伸并对应地与有源区重叠；通孔到通孔轨，在垂直于第一方向的第二方向上延伸，并与第一、第二和第三MD接触结构重叠；第一导电部，与通孔到通孔轨重叠，处于第一金属化层中，并相对于第二方向与第一、第二和第三MD接触结构中的每个重叠；以及第一通孔到MD(VD)结构，在第一MD接触结构与第一导电部之间，第一VD结构将第一导电部、通孔到通孔轨与第一MD接触结构电耦合，其中，第二或第三MD接触结构中的至少一个与通孔到通孔轨电去耦。
-
公开(公告)号：CN113450844B
公开(公告)日：2023-08-04
申请号：CN202110474972.4
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文公开的一种集成电路包括第一多个单元行、第二多个单元行、第一时钟反相器和第二时钟反相器以及多个触发器。第二多个单元行布置为邻接第一多个单元行。第一多个单元行中的鳍的第一数量与第二多个单元行中的鳍的第二数量不同。第一时钟反相器和第二时钟反相器布置在第二多个单元行中。多个触发器布置在第一多个单元行和第二多个单元行中。多个触发器包括被配置为响应于第一时钟和第二时钟信号而运行的第一多个触发器。本发明的实施例还涉及制造集成电路的方法。
-
公开(公告)号：CN116344545A
公开(公告)日：2023-06-27
申请号：CN202310089074.6
申请日：2023-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 集成电路的金属化结构。在一个实施例中，集成电路包括设置在单元的有源区上方的金属‑至‑扩散(MD)层、设置在单元的有源区上方的栅极、以及包括设置在MD层和栅极上方的M0轨道的第一金属化层。集成电路还包括第二金属化层，该第二金属化层包括设置在第一金属化层上方的M1轨道。M1轨道包括各自与单元的边缘具有第一预定距离的第一M1轨道以及各自与单元的边缘具有第二预定距离的第二M1轨道，其中第一M1轨道比第二M1轨道长。本申请的实施例还公开了集成电路及形成单元布局结构的方法。
-
公开(公告)号：CN116264453A
公开(公告)日：2023-06-16
申请号：CN202310151797.4
申请日：2023-02-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种集成电路(integrated circuit，IC)装置，包含一主闩锁电路，具有一第一时脉输入与一数据输出、一副闩锁电路，具有一第二时脉输入与一数据输入，电性耦接至该主闩锁电路的该数据输出、以及一时脉电路。该时脉电路通过一第一电连接电性耦接至该第一时脉输入，该第一电连接用以具有一第一时间延迟，该第一时间延迟介于该时脉线路与该第一时脉输入之间。该时脉电路通过一第二电连接电性耦接至该第二时脉输入，该第二电连接用以具有一第二时间延迟，该第二时间延迟介于该时脉电路与该第二时脉输入之间。该第一时间延迟长于该第二时间延迟。
-
Patent Agency Ranking
公开(公告)号：CN115223939A
公开(公告)日：2022-10-21
申请号：CN202210705582.8
申请日：2022-06-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 半导体器件的单元区包括沿第一方向延伸的第一隔离伪栅极和第二隔离伪栅极。半导体器件还包括沿第一方向延伸且位于第一隔离伪栅极与第二隔离伪栅极之间的第一栅极。该半导体器件包括沿第一方向延伸的第二栅极，第二栅极相对于垂直于第一方向的第二方向位于第一隔离伪栅极与第二隔离伪栅极之间。该半导体器件还包括第一有源区和第二有源区。第一有源区沿第二方向在第一隔离伪栅极与第二隔离伪栅极之间延伸。第一有源区在第二方向上具有第一长度，并且第二有源区在第二方向上具有不同于第一长度的第二长度。本发明的实施例还提供了半导体器件和形成半导体器件的方法。
-
公开(公告)号：CN114914239A
公开(公告)日：2022-08-16
申请号：CN202110717839.7
申请日：2021-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 一种半导体元件与其制造方法，半导体元件包含基材与在基材的第一侧上的第一晶体管。半导体元件还包含接触第一晶体管的第一区的第一电极。半导体元件还包含沿着第一晶体管的侧壁延伸的间隔件。半导体元件还包含通过间隔件与第一电极的至少一部分隔开的自对准互连结构，其中自对准互连结构延伸通过基材。半导体元件还包含第二电极，该第二电极接触第一电极的最远离基材的表面，其中第二电极直接接触自对准互连结构。
-
公开(公告)号：CN110729287B
公开(公告)日：2022-05-03
申请号：CN201910567611.7
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088 , G06F30/392
Abstract: 本发明的实施例提供了一种半导体器件以及对应的布局图的生成方法。在至少一个单元区域中，半导体器件包括鳍和至少一个上面的栅极结构。鳍(伪和有源)基本平行于第一方向。每个栅极结构基本平行于第二方向(第二方向基本垂直于第一方向)。第一和第二有源鳍具有相应的第一和第二导电类型。相对于第二方向，每个单元区域均包括：第一有源区域，其包括位于单元区域的中心部分中的三个或多个连续的第一有源鳍的序列；第二有源区域，其包括位于第一有源区域和单元区域第一边缘之间的一个或多个第二有源鳍；以及第三有源区域，其包括位于第一有源区域和单元区域的第二边缘之间的一个或多个第二有源鳍。
-
公开(公告)号：CN114361258A
公开(公告)日：2022-04-15
申请号：CN202210015986.4
申请日：2017-04-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 本发明的实施例提供了一种形成半导体器件的方法，包括：在第一有源区上形成第一和第二栅极；在第一与第二栅极之间且在第一有源区上形成作为源极/漏极接触件的第一导电段，第一导电段直接形成在源极/漏极区上且电连接至源极/漏极区，并且与第一和第二栅极间隔开，第一栅极与第一导电段之间的第一距离不同于第二栅极与第一导电段之间的第二距离；以及在第一导电段上且接触第一导电段形成第一通孔，第一通孔的底部接触第一导电段且相对于第一导电段偏离中心，第一通孔的底部延伸到第一导电段的边界之外，第一栅极与第一通孔之间的第三距离不同于第一距离，第二栅极与第一通孔之间的第四距离不同于第二距离。本发明的实施例提供了一种半导体器件。
-
公开(公告)号：CN109920788B
公开(公告)日：2022-03-25
申请号：CN201811112150.6
申请日：2018-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种集成电路包括位于衬底中的有源区组、第一组导电结构、浅沟槽隔离(STI)区、栅极组和第一组通孔。有源区组在第一方向上延伸并且位于第一层级上。第一组导电结构和STI区至少在第一方向或第二方向上延伸、位于第一层级上、并且位于有源区组之间。STI区位于有源区组与第一组导电结构之间。栅极组在第二方向上延伸并与第一组导电结构重叠。第一组通孔将第一组导电结构连接至栅极组。本发明的实施例还提供了集成电路的形成方法。
-
-
-
-
-
-
-
-
-
Search Results
142
records
(took 0.042 seconds)
