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公开(公告)号：CN113141177B
公开(公告)日：2024-09-06
申请号：CN202110057326.8
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/20
Abstract: 一种时钟门控电路，包括NOR逻辑门、传输门、交叉耦合对的晶体管以及第一晶体管。NOR逻辑门耦合到第一节点，并接收第一使能信号和第二使能信号，并输出第一控制信号。传输门耦合在第一节点与第二节点之间，并接收第一控制信号、反相时钟输入信号和时钟输出信号。交叉耦合对的晶体管耦合在第二节点与输出节点之间，并接收至少第二控制信号。第一晶体管包括：被配置为接收反相时钟输入信号的第一栅极端子；耦合到输出节点的第一漏极端子；以及耦合到参考电源的第一源极端子。第一晶体管响应于反相时钟输入信号来调节时钟输出信号。本发明的实施例还涉及操作时钟门控电路的方法。
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公开(公告)号：CN114446950A
公开(公告)日：2022-05-06
申请号：CN202110472896.3
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06 , H01L21/822
Abstract: 一种集成电路装置与方法，集成电路(Integrated Circuit；IC)装置，其包含基材和基材上方的电路区域。电路区域包含沿着第一方向延伸的至少一个主动区域，跨过至少一个主动区域且沿着与第一方向横向的第二方向延伸的至少一个栅极区域、以及配置以电性耦接电路区域至电路区域外侧的电路系统的至少一个第一输入/输出(IO)图案。此至少一个第一输入/输出(IO)图案沿着第三方向延伸，第三方向同时倾斜于第一方向和第二方向。
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公开(公告)号：CN113450844B
公开(公告)日：2023-08-04
申请号：CN202110474972.4
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文公开的一种集成电路包括第一多个单元行、第二多个单元行、第一时钟反相器和第二时钟反相器以及多个触发器。第二多个单元行布置为邻接第一多个单元行。第一多个单元行中的鳍的第一数量与第二多个单元行中的鳍的第二数量不同。第一时钟反相器和第二时钟反相器布置在第二多个单元行中。多个触发器布置在第一多个单元行和第二多个单元行中。多个触发器包括被配置为响应于第一时钟和第二时钟信号而运行的第一多个触发器。本发明的实施例还涉及制造集成电路的方法。
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公开(公告)号：CN112583382A
公开(公告)日：2021-03-30
申请号：CN202011064307.X
申请日：2020-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K3/356
Abstract: 本揭露提供一种正反器。本文所述的电路、系统以及方法用于增加主从式正反器的保持时间。一种正反器包含用以接收扫描输入信号并产生延迟扫描输入信号的电路；用以接收数据信号以及延迟扫描输入信号的主闩锁器；耦接主闩锁器的从闩锁器。主闩锁器基于主闩锁器接收的扫描致能信号选择性提供数据信号或延迟扫描输入信号的一者至从闩锁器。
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公开(公告)号：CN110970368A
公开(公告)日：2020-04-07
申请号：CN201910934511.3
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/02 , H01L27/088
Abstract: 一种产生集成电路单元布局图的方法包括在初始单元的初始集成电路(IC)布局图中邻近一对第二主动区域定位第一主动区域，以沿着单元高度方向对准第一主动区域的侧边缘与此对第二主动区域的每个第二主动区域的对应侧边缘。此方法进一步包括在第一主动区域中布置至少一个第一鳍特征，以获得具有经修改IC布局图的经修改单元。第一主动区域的侧边缘及每个第二主动区域的对应侧边缘沿着单元高度方向延伸。第一主动区域在单元高度方向上的高度尺寸小于此对第二主动区域的每个第二主动区域在单元高度方向上的高度尺寸的一半。通过处理器执行定位第一主动区域或布置至少一个第一鳍特征的至少一个。
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Patent Agency Ranking
公开(公告)号：CN117491853A
公开(公告)日：2024-02-02
申请号：CN202211145292.9
申请日：2022-09-20
Applicant: 台湾积体电路制造股份有限公司 , 台积电(南京)有限公司
IPC: G01R31/319
Abstract: 本公开涉及双向扫描触发器电路和方法。一种扫描触发器电路，包括：选择电路，包括第一和第二输入端耦合到第一和第二I/O节点；触发器电路，耦合到选择电路；第一驱动器，耦合在触发器电路与第一I/O节点之间；以及第二驱动器，耦合在触发器电路与第二I/O节点之间。选择电路和驱动器接收扫描方向信号。响应于扫描方向信号的第一逻辑电平，选择电路响应在第一输入端接收的第一信号，并且第二驱动器响应于触发器电路的输出信号而输出第二信号。响应于扫描方向信号的第二逻辑电平，选择电路响应在第二输入端接收的第三信号，并且第一驱动器响应于触发器电路的输出信号而输出第四信号。
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公开(公告)号：CN113450844A
公开(公告)日：2021-09-28
申请号：CN202110474972.4
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文公开的一种集成电路包括第一多个单元行、第二多个单元行、第一时钟反相器和第二时钟反相器以及多个触发器。第二多个单元行布置为邻接第一多个单元行。第一多个单元行中的鳍的第一数量与第二多个单元行中的鳍的第二数量不同。第一时钟反相器和第二时钟反相器布置在第二多个单元行中。多个触发器布置在第一多个单元行和第二多个单元行中。多个触发器包括被配置为响应于第一时钟和第二时钟信号而运行的第一多个触发器。本发明的实施例还涉及制造集成电路的方法。
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公开(公告)号：CN113141177A
公开(公告)日：2021-07-20
申请号：CN202110057326.8
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/20
Abstract: 一种时钟门控电路，包括NOR逻辑门、传输门、交叉耦合对的晶体管以及第一晶体管。NOR逻辑门耦合到第一节点，并接收第一使能信号和第二使能信号，并输出第一控制信号。传输门耦合在第一节点与第二节点之间，并接收第一控制信号、反相时钟输入信号和时钟输出信号。交叉耦合对的晶体管耦合在第二节点与输出节点之间，并接收至少第二控制信号。第一晶体管包括：被配置为接收反相时钟输入信号的第一栅极端子；耦合到输出节点的第一漏极端子；以及耦合到参考电源的第一源极端子。第一晶体管响应于反相时钟输入信号来调节时钟输出信号。本发明的实施例还涉及操作时钟门控电路的方法。
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公开(公告)号：CN117650780A
公开(公告)日：2024-03-05
申请号：CN202310986391.8
申请日：2023-08-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/173 , G01R31/28
Abstract: 本揭露提供一种系统、扫描正反器装置以及产生预定义输入或输出的方法。系统包括多个正反器装置及第一预设组合逻辑电路。多个正反器装置串联耦接在一起且经配置以接收扫描输入信号，基于扫描输入信号而捕获自多个正反器装置中的各正反器装置输出的数据，且产生包括经捕获数据的扫描输出信号。第一预设组合逻辑电路耦接至多个正反器装置中的第一正反器装置。第一预设组合逻辑电路包括多个晶体管且经配置以基于多个晶体管的选择性操作而覆写及设定至第一正反器装置的扫描输入信号或第一正反器装置的扫描输出信号。
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公开(公告)号：CN117096151A
公开(公告)日：2023-11-21
申请号：CN202310926397.6
申请日：2023-07-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H03K17/687 , H01L21/8234
Abstract: 本申请的实施例提供了一种触发器及其制造方法。触发器包括在第一方向上延伸并且位于衬底的第一层级上的第一有源区、第二有源区、第三有源区和第四有源区。第一有源区对应于第一类型的第一组晶体管。第二有源区对应于不同于第一类型的第二类型的第二组晶体管。第三有源区对应于第二类型的第三组晶体管。第四有源区对应于第一类型的第四组晶体管。触发器还包括第一栅极结构，第一栅极结构在第二方向上延伸，至少与第二有源区和第三有源区重叠，并且位于不同于第一层级的第二层级上。第一栅极结构配置为接收第一时钟信号。
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