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公开(公告)号：CN110968981B
公开(公告)日：2023-10-10
申请号：CN201910931740.X
申请日：2019-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 一种生成IC布局图的方法包括：在IC布局图中定位一个或多个单元，以及基于第一金属层切割区域对准图案使一个或多个单元与第一金属层切割区域重叠。第一金属层切割区域对准图案包括等于一个或多个单元的高度的图案间距。本发明的实施例还涉及集成电路布局图生成方法和系统。
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公开(公告)号：CN110970368A
公开(公告)日：2020-04-07
申请号：CN201910934511.3
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/02 , H01L27/088
Abstract: 一种产生集成电路单元布局图的方法包括在初始单元的初始集成电路(IC)布局图中邻近一对第二主动区域定位第一主动区域，以沿着单元高度方向对准第一主动区域的侧边缘与此对第二主动区域的每个第二主动区域的对应侧边缘。此方法进一步包括在第一主动区域中布置至少一个第一鳍特征，以获得具有经修改IC布局图的经修改单元。第一主动区域的侧边缘及每个第二主动区域的对应侧边缘沿着单元高度方向延伸。第一主动区域在单元高度方向上的高度尺寸小于此对第二主动区域的每个第二主动区域在单元高度方向上的高度尺寸的一半。通过处理器执行定位第一主动区域或布置至少一个第一鳍特征的至少一个。
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公开(公告)号：CN103972227B
公开(公告)日：2016-09-14
申请号：CN201310456049.3
申请日：2013-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L21/822 , H01L21/02
CPC classification number: H01L27/0288 , H01L21/823437 , H01L21/823475 , H01L27/0207 , H01L27/0248 , H01L27/0629 , H01L27/11807 , H01L28/20 , H01L28/24
Abstract: 本发明提供了一种集成电路，包括：半导体器件层，包括在相邻栅电极线之间具有固定栅电极间距的标准单元结构；以及电阻器，由标准单元结构的固定栅电极间距之间的金属形成。在一个实施例中，集成电路可以是具有由金属形成的电阻器的跨域标准单元的器件充电模式（CMD）静电放电（ESD）保护电路。一种制造集成电路的方法包括：形成以栅电极间距间隔开的多个栅电极线以形成核心标准单元器件；至少施加在栅电极间距内的第一金属层以形成电阻器的一部分；以及至少施加与第一金属层连接的第二金属层以形成电阻器的另一部分。本发明还提供了在标准单元结构中形成具有金属化电阻器的集成电路的方法及装置。
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公开(公告)号：CN104765900A
公开(公告)日：2015-07-08
申请号：CN201410119998.7
申请日：2014-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F7/70466 , G06F17/5072 , G06F2217/12 , Y02P90/265
Abstract: 本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。
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公开(公告)号：CN110880505B
公开(公告)日：2022-09-16
申请号：CN201910837850.X
申请日：2019-09-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/02
Abstract: 传输门结构包括第一有源区中的第一和第二PMOS晶体管和第二有源区中的第一和第二NMOS晶体管区域。第一PMOS晶体管和第二PMOS晶体管包括第一栅极结构和第二栅极结构，第一NMOS晶体管包括耦合到第二栅极结构的第三栅极结构，并且第二NMOS晶体管包括耦合到第一栅极结构的第四栅极结构。第一金属零段位于第一有源区上面，第二金属零段从第一金属零段偏移偏移距离，第三金属零段从第二金属零段偏移偏移距离，以及第四金属零段从第三金属零段偏移偏移距离并且位于第二有源区上面。本发明的实施例还涉及操作集成电路(IC)制造系统的方法和布局图生成系统。
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Patent Agency Ranking
公开(公告)号：CN113889470A
公开(公告)日：2022-01-04
申请号：CN202110176765.0
申请日：2021-02-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 公开了一种集成电路及其形成方法。该集成电路包括第一对电源轨、导电线组和第一组有源区，导电线组与第一对电源轨平行地被布置在第一层中。该集成电路还包括第一栅极，第一栅极在第二方向上被布置在第一对电源轨之间且穿过布局视图中的第一组有源区，其中，第一栅极被配置为由属于第一类型的第一晶体管和属于第二类型的第二晶体管共用；以及第二栅极和第三栅极，其中，第二栅极被配置为第三晶体管的控制端子，并且第三栅极被配置为第四晶体管的控制端子，第四晶体管的控制端子耦合至第三晶体管的控制端子。
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公开(公告)号：CN110880505A
公开(公告)日：2020-03-13
申请号：CN201910837850.X
申请日：2019-09-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/02
Abstract: 传输门结构包括第一有源区中的第一和第二PMOS晶体管和第二有源区中的第一和第二NMOS晶体管区域。第一PMOS晶体管和第二PMOS晶体管包括第一栅极结构和第二栅极结构，第一NMOS晶体管包括耦合到第二栅极结构的第三栅极结构，并且第二NMOS晶体管包括耦合到第一栅极结构的第四栅极结构。第一金属零段位于第一有源区上面，第二金属零段从第一金属零段偏移偏移距离，第三金属零段从第二金属零段偏移偏移距离，以及第四金属零段从第三金属零段偏移偏移距离并且位于第二有源区上面。本发明的实施例还涉及操作集成电路(IC)制造系统的方法和布局图生成系统。
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公开(公告)号：CN103972227A
公开(公告)日：2014-08-06
申请号：CN201310456049.3
申请日：2013-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L21/822 , H01L21/02
CPC classification number: H01L27/0288 , H01L21/823437 , H01L21/823475 , H01L27/0207 , H01L27/0248 , H01L27/0629 , H01L27/11807 , H01L28/20 , H01L28/24
Abstract: 本发明提供了一种集成电路，包括：半导体器件层，包括在相邻栅电极线之间具有固定栅电极间距的标准单元结构；以及电阻器，由标准单元结构的固定栅电极间距之间的金属形成。在一个实施例中，集成电路可以是具有由金属形成的电阻器的跨域标准单元的器件充电模式（CMD）静电放电（ESD）保护电路。一种制造集成电路的方法包括：形成以栅电极间距间隔开的多个栅电极线以形成核心标准单元器件；至少施加在栅电极间距内的第一金属层以形成电阻器的一部分；以及至少施加与第一金属层连接的第二金属层以形成电阻器的另一部分。本发明还提供了在标准单元结构中形成具有金属化电阻器的集成电路的方法及装置。
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公开(公告)号：CN119789533A
公开(公告)日：2025-04-08
申请号：CN202510226759.X
申请日：2018-04-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H10D89/10
Abstract: 本发明提供了一种半导体装置，包括第一布局图案，所述第一布局图案包括第一标准单元，所述第一标准单元包括：多条第一信号线，设置为相互平行并且每条第一信号线的中心位于相应的第一布线轨道上；以及两条第一电源线，平行地设置在所述多条第一信号线的相对两侧并且具有相同的宽度；以及其中，所述两条第一电源线的中心线限定为所述第一标准单元的边界。该半导体装置通过改变布线轨道，缩小标准单元，同时增加缩小的标准单元的电源线的宽度来解决布线问题和电迁移。本发明还提供了半导体装置的设计方法及包括半导体装置的系统。
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公开(公告)号：CN108155184B
公开(公告)日：2022-11-29
申请号：CN201710494638.9
申请日：2017-06-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种集成电路包括位于衬底与供电导线之间的单元。所述单元包括源极区、接触导线、电源导线以及电源通孔。所述接触导线从所述源极区延伸。所述电源导线耦合至所述接触导线。所述电源通孔内连接所述供电导线与所述电源导线。还提供一种集成电路的制造方法及用于设计及制造集成电路的单元库的计算机可读取非暂时性存储媒体。
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