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公开(公告)号：CN106935584B
公开(公告)日：2019-11-08
申请号：CN201610905339.5
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本揭露是关于使用多重图案化制造集成电路的方法。提供集成电路的布局，布局具有多个集成电路特征。自布局取得一图形，图形具有多个节点，节点透过多个边连接，其中节点代表集成电路特征，而边代表集成电路特征之间的间隙。选择至少二个节点，其中被选择的节点并未直接透过一边连接，而被选择的节点共用至少一相邻节点，其中至少一相邻节点连接于N边，其中N大于2。移除连接少于N边的节点。
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公开(公告)号：CN104765900A
公开(公告)日：2015-07-08
申请号：CN201410119998.7
申请日：2014-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F7/70466 , G06F17/5072 , G06F2217/12 , Y02P90/265
Abstract: 本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。
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公开(公告)号：CN109509697B
公开(公告)日：2021-01-22
申请号：CN201711275062.3
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02
Abstract: 一种用第一光刻技术和不同的第二光刻技术制造集成电路(IC)的方法，该方法包括提供具有IC图案的IC的布局；并且从该布局导出图案。该图案具有顶点和连接一些顶点的棱边。该顶点代表IC图案。将棱边分成至少两种类型，第一类型连接将分别用第一光刻技术和第二光刻技术图案化的两个顶点，第二类型连接将在相同的工艺中使用第一光刻技术图案化，或者将分别用第一和第二光刻技术图案化的两个顶点。该方法还包括将顶点分解成第一子集和第二子集，其中，将在晶圆上分别使用第一和第二光刻技术图案化对应于第一和第二子集的IC图案。本发明实施例涉及用于半导体制造的混合双重图案化方法。
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公开(公告)号：CN109509697A
公开(公告)日：2019-03-22
申请号：CN201711275062.3
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02
Abstract: 一种用第一光刻技术和不同的第二光刻技术制造集成电路(IC)的方法，该方法包括提供具有IC图案的IC的布局；并且从该布局导出图案。该图案具有顶点和连接一些顶点的棱边。该顶点代表IC图案。将棱边分成至少两种类型，第一类型连接将分别用第一光刻技术和第二光刻技术图案化的两个顶点，第二类型连接将在相同的工艺中使用第一光刻技术图案化，或者将分别用第一和第二光刻技术图案化的两个顶点。该方法还包括将顶点分解成第一子集和第二子集，其中，将在晶圆上分别使用第一和第二光刻技术图案化对应于第一和第二子集的IC图案。本发明实施例涉及用于半导体制造的混合双重图案化方法。
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公开(公告)号：CN103311236B
公开(公告)日：2016-02-24
申请号：CN201210564375.1
申请日：2012-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L27/0207 , G03F1/36 , G06F17/5068 , G06F2217/12 , Y02P90/265
Abstract: 本公开内容涉及用于减少拐角圆化的具有光学邻近度校正的切分拆分，其中，提供一种集成电路(IC)方法的一个实施例。该方法包括：接收具有主要特征的IC设计布局，主要特征包括两个拐角和跨越于两个拐角之间的边；对边执行特征调节；对边执行切分，从而将边划分成包括两个拐角段和在两个拐角段之间的一个中心段；针对与中心段关联的中心目标对所主要特征执行第一光学邻近度校正(OPC)；随后针对与拐角段关联的两个拐角目标对主要特征执行第二OPC；并且随后针对中心目标对主要特征执行第三OPC从而产生修改的IC设计布局。
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Patent Agency Ranking
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公开(公告)号：CN107342262B
公开(公告)日：2021-08-27
申请号：CN201710176742.3
申请日：2017-03-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/02
Abstract: 一种集成电路制造方法，包括：接收具有两个邻接区块的一目标集成电路设计布局，两个邻接区块中的每一个具有根据一图案间距间隔开的目标图案，两个邻接区块具有不同的图案间距；于目标图案之间的间隔中填充芯轴图案化候选区；以一第一颜色以及一第二颜色着色芯轴图案化候选区，包括：将芯轴图案化候选区中的第一个着上第一颜色；以及将任意两个相邻的芯轴图案化候选区着上不同颜色；移除以第二颜色着色的芯轴图案化候选区；以及输出用于掩模制造的计算机可读取格式的一芯轴图案，芯轴图案包括以第一颜色着色的芯轴图案化候选区。
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公开(公告)号：CN104765900B
公开(公告)日：2018-03-23
申请号：CN201410119998.7
申请日：2014-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F7/70466 , G06F17/5072 , G06F2217/12 , Y02P90/265
Abstract: 本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。
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公开(公告)号：CN106935584A
公开(公告)日：2017-07-07
申请号：CN201610905339.5
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 本揭露是关于使用多重图案化制造集成电路的方法。提供集成电路的布局，布局具有多个集成电路特征。自布局取得一图形，图形具有多个节点，节点透过多个边连接，其中节点代表集成电路特征，而边代表集成电路特征之间的间隙。选择至少二个节点，其中被选择的节点并未直接透过一边连接，而被选择的节点共用至少一相邻节点，其中至少一相邻节点连接于N边，其中N大于2。移除连接少于N边的节点。
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