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公开(公告)号：CN110380722B
公开(公告)日：2024-07-12
申请号：CN201910294446.2
申请日：2019-04-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185
Abstract: 一种集成电路，其特征在于，包含一输入电路、一位准移位器电路、一输出电路及一回授电路。输入电路与一第一电压供应连接，并用以接收第一输入信号及产生第二输入信号。位准移位器电路与输入电路耦接，并用以接收致能信号、第一输入信号或第二输入信号，以及响应于致能信号或第一输入信号产生第一信号。输出电路耦接于位准移位器电路，并用以接收第一信号及响应第一信号产生输出信号或回授信号组。回授电路耦接于位准移位器电路及输出电路，并用以接收致能信号、反相致能信号以及回授信号组。一种集成电路的操作方法亦在此揭露。透过本案提供的位准移位器电路、输出电路及回授电路，即可利用较少的电路元件操作运作于电压域中的电路，降低整体电路的功耗与面积。
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公开(公告)号：CN113450844B
公开(公告)日：2023-08-04
申请号：CN202110474972.4
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文公开的一种集成电路包括第一多个单元行、第二多个单元行、第一时钟反相器和第二时钟反相器以及多个触发器。第二多个单元行布置为邻接第一多个单元行。第一多个单元行中的鳍的第一数量与第二多个单元行中的鳍的第二数量不同。第一时钟反相器和第二时钟反相器布置在第二多个单元行中。多个触发器布置在第一多个单元行和第二多个单元行中。多个触发器包括被配置为响应于第一时钟和第二时钟信号而运行的第一多个触发器。本发明的实施例还涉及制造集成电路的方法。
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公开(公告)号：CN116344545A
公开(公告)日：2023-06-27
申请号：CN202310089074.6
申请日：2023-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 集成电路的金属化结构。在一个实施例中，集成电路包括设置在单元的有源区上方的金属‑至‑扩散(MD)层、设置在单元的有源区上方的栅极、以及包括设置在MD层和栅极上方的M0轨道的第一金属化层。集成电路还包括第二金属化层，该第二金属化层包括设置在第一金属化层上方的M1轨道。M1轨道包括各自与单元的边缘具有第一预定距离的第一M1轨道以及各自与单元的边缘具有第二预定距离的第二M1轨道，其中第一M1轨道比第二M1轨道长。本申请的实施例还公开了集成电路及形成单元布局结构的方法。
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公开(公告)号：CN116264453A
公开(公告)日：2023-06-16
申请号：CN202310151797.4
申请日：2023-02-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种集成电路(integrated circuit，IC)装置，包含一主闩锁电路，具有一第一时脉输入与一数据输出、一副闩锁电路，具有一第二时脉输入与一数据输入，电性耦接至该主闩锁电路的该数据输出、以及一时脉电路。该时脉电路通过一第一电连接电性耦接至该第一时脉输入，该第一电连接用以具有一第一时间延迟，该第一时间延迟介于该时脉线路与该第一时脉输入之间。该时脉电路通过一第二电连接电性耦接至该第二时脉输入，该第二电连接用以具有一第二时间延迟，该第二时间延迟介于该时脉电路与该第二时脉输入之间。该第一时间延迟长于该第二时间延迟。
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公开(公告)号：CN115223939A
公开(公告)日：2022-10-21
申请号：CN202210705582.8
申请日：2022-06-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 半导体器件的单元区包括沿第一方向延伸的第一隔离伪栅极和第二隔离伪栅极。半导体器件还包括沿第一方向延伸且位于第一隔离伪栅极与第二隔离伪栅极之间的第一栅极。该半导体器件包括沿第一方向延伸的第二栅极，第二栅极相对于垂直于第一方向的第二方向位于第一隔离伪栅极与第二隔离伪栅极之间。该半导体器件还包括第一有源区和第二有源区。第一有源区沿第二方向在第一隔离伪栅极与第二隔离伪栅极之间延伸。第一有源区在第二方向上具有第一长度，并且第二有源区在第二方向上具有不同于第一长度的第二长度。本发明的实施例还提供了半导体器件和形成半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN112583382A
公开(公告)日：2021-03-30
申请号：CN202011064307.X
申请日：2020-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K3/356
Abstract: 本揭露提供一种正反器。本文所述的电路、系统以及方法用于增加主从式正反器的保持时间。一种正反器包含用以接收扫描输入信号并产生延迟扫描输入信号的电路；用以接收数据信号以及延迟扫描输入信号的主闩锁器；耦接主闩锁器的从闩锁器。主闩锁器基于主闩锁器接收的扫描致能信号选择性提供数据信号或延迟扫描输入信号的一者至从闩锁器。
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公开(公告)号：CN113141177B
公开(公告)日：2024-09-06
申请号：CN202110057326.8
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/20
Abstract: 一种时钟门控电路，包括NOR逻辑门、传输门、交叉耦合对的晶体管以及第一晶体管。NOR逻辑门耦合到第一节点，并接收第一使能信号和第二使能信号，并输出第一控制信号。传输门耦合在第一节点与第二节点之间，并接收第一控制信号、反相时钟输入信号和时钟输出信号。交叉耦合对的晶体管耦合在第二节点与输出节点之间，并接收至少第二控制信号。第一晶体管包括：被配置为接收反相时钟输入信号的第一栅极端子；耦合到输出节点的第一漏极端子；以及耦合到参考电源的第一源极端子。第一晶体管响应于反相时钟输入信号来调节时钟输出信号。本发明的实施例还涉及操作时钟门控电路的方法。
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公开(公告)号：CN117312618A
公开(公告)日：2023-12-29
申请号：CN202311030692.X
申请日：2023-08-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F16/903 , G06F30/392 , G06F18/24 , G06F111/20
Abstract: 本发明提供一种制造半导体装置的方法，针对标准胞元库产生第一效能数据库，包括：针对包括多个闸的每一标准胞元将闸分类成群组，包括：搜寻闸之中的匹配闸；将对应匹配闸分组成对应的多个成员闸；以及(针对闸中的不匹配闸)将不匹配闸分组至对应的单成员群组中；针对每一标准胞元产生对应的第一效能数据量，包括：针对每一群组进行：以个别方式计算第一效能数据量；将效能数据量映射至群组中的目标闸；及针对每一多成员群组将效能数据量映射至非目标闸；及使第一效能数据库至少部分地基于第一效能数据量。此种映射是利用效能数据中的冗余来减少计算负担的示例。
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公开(公告)号：CN115114883A
公开(公告)日：2022-09-27
申请号：CN202210141396.6
申请日：2022-02-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/394 , G06F30/392
Abstract: 一种设计集成电路的方法及系统，通过一处理装置决定该集成电路中的多个部件的一布置；通过该处理装置基于该布置决定该集成电路中的每个相应网的一树状结构；通过该处理装置决定用于多个导体的曼哈顿布线的多个导体层的一数量，该决定的操作包含基于多个曼哈顿边缘的一总长度或该些曼哈顿边缘的一总计数计算该些树状结构中的该些曼哈顿边缘的一第一比率；通过该处理装置决定用于多个导体的对角布线的多个导体层的一数量，该决定的操作包括基于多个对角边缘的一总长度或该些对角边缘的一总计数计算该些树状结构中的该些对角边缘的一第二比率；通过该处理装置基于该第一比率及该第二比率选择该集成电路的一导体方案；以及产生该集成电路的一布局。
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公开(公告)号：CN114975422A
公开(公告)日：2022-08-30
申请号：CN202210038662.2
申请日：2022-01-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/118
Abstract: 一种集成电路装置、产生其布局图的方法与其制造方法。集成电路(IC)装置包括基板及位于基板上方的单元。单元包括至少一个主动区及在至少一个主动区上延伸的至少一个栅极区。单元进一步包括至少一个输入/输出(IO)图案，IO图案用以将至少一个主动区及至少一个栅极区中的一或多者电耦合至单元外侧的外部电路。至少一个IO图案倾斜地延伸至至少一个主动区及至少一个栅极区两者。
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