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公开(公告)号：CN113141177A
公开(公告)日：2021-07-20
申请号：CN202110057326.8
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/20
Abstract: 一种时钟门控电路，包括NOR逻辑门、传输门、交叉耦合对的晶体管以及第一晶体管。NOR逻辑门耦合到第一节点，并接收第一使能信号和第二使能信号，并输出第一控制信号。传输门耦合在第一节点与第二节点之间，并接收第一控制信号、反相时钟输入信号和时钟输出信号。交叉耦合对的晶体管耦合在第二节点与输出节点之间，并接收至少第二控制信号。第一晶体管包括：被配置为接收反相时钟输入信号的第一栅极端子；耦合到输出节点的第一漏极端子；以及耦合到参考电源的第一源极端子。第一晶体管响应于反相时钟输入信号来调节时钟输出信号。本发明的实施例还涉及操作时钟门控电路的方法。
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公开(公告)号：CN112086453A
公开(公告)日：2020-12-15
申请号：CN202010541797.1
申请日：2020-06-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L27/02 , H01L21/8238
Abstract: 一种多路复用器电路包括各自在X轴方向上延伸的第一鳍和第二鳍。第一、第二、第三和第四栅极在垂直于X轴方向的Y轴方向上延伸并且接触第一鳍和第二鳍。第一、第二、第三和第四栅极配置为分别接收第一、第二、第三和第四数据信号。第五、第六、第七和第八栅极在Y轴方向上延伸并且接触第一鳍和第二鳍、第五、第六、第七和第八栅极，并且配置为分别接收第一、第二、第三和第四选择信号。输入逻辑电路配置为在中间节点处提供输出。第九栅极在Y轴方向上延伸并且接触第一鳍和第二鳍。输出逻辑电路配置为在输出端子处提供第一、第二、第三和第四数据信号中所选择的一个。本发明的实施例还涉及形成多路复用器的方法。
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公开(公告)号：CN109585439A
公开(公告)日：2019-04-05
申请号：CN201810366740.5
申请日：2018-04-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例阐述一种标准单元中金属切口的优化方法。所述方法包括：将标准单元放置在布局区域中；以及沿所述标准单元的金属内连线在远离所述标准单元的边界的位置插入金属切口。所述方法还包括：基于所述金属切口，在所述位置将所述金属内连线的金属部分从所述金属内连线的其余部分断开。
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公开(公告)号：CN106209026A
公开(公告)日：2016-12-07
申请号：CN201510352984.4
申请日：2015-06-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K3/012
CPC classification number: H03K3/356104 , G01R31/318541 , H03K3/037 , H03K3/356121
Abstract: 一种触发器电路，包括第一锁存器、第二锁存器和触发级。第一锁存器被配置为基于第一锁存器输入信号和时钟信号设置第一锁存器输出信号。第二锁存器被配置为基于第二锁存器输入信号和时钟信号设置第二锁存器输出信号。触发级被配置为基于第一锁存器输出信号生成第二锁存器输入信号。触发级被配置为基于第一锁存器输出信号和第二锁存器输出信号使第二锁存器输入信号具有不同的电压摆幅。
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公开(公告)号：CN112086453B
公开(公告)日：2024-01-05
申请号：CN202010541797.1
申请日：2020-06-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L27/02 , H01L21/8238
Abstract: 一种多路复用器电路包括各自在X轴方向上延伸的第一鳍和第二鳍。第一、第二、第三和第四栅极在垂直于X轴方向的Y轴方向上延伸并且接触第一鳍和第二鳍。第一、第二、第三和第四栅极配置为分别接收第一、第二、第三和第四数据信号。第五、第六、第七和第八栅极在Y轴方向上延伸并且接触第一鳍和第二鳍、第五、第六、第七和第八栅极，并且配置为分别接收第一、第二、第三和第四选择信号。输入逻辑电路配置为在中间节点处提供输出。第九栅极在Y轴方向上延伸并且接触第一鳍和第二鳍。输出逻辑电路配置为在输出端子处提供第一、第二、第三和第四数据信号中所选择的一个。本发明的实施例还涉及形成多路复用器的方法。
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Patent Agency Ranking
公开(公告)号：CN110350908B
公开(公告)日：2023-11-03
申请号：CN201910258790.6
申请日：2019-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0175
Abstract: 本发明的实施例提供了数据保持电路以及方法。电路包括从锁存器，从锁存器包括第一输入端和输出端，第一输入端连接至主锁存器，以及保持锁存器，保持锁存器包括连接至输出端的第二输入端。主锁存器和从锁存器被配置为在具有第一电源电压电平的第一电源域中工作，保持锁存器被配置为在具有与第一电源电压电平不同的第二电源电压电平的第二电源域中工作，以及该电路还包括电平移位器，该电平移位器被配置为将信号电平从第一电源电压电平和第二电源电压电平中的一个移位为第一电源电压电平和第二电源电压电平中的另一个。
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公开(公告)号：CN113114222A
公开(公告)日：2021-07-13
申请号：CN202011228545.X
申请日：2020-11-06
Applicant: 台湾积体电路制造股份有限公司
Inventor： 赖柏嘉 , 斯帝芬鲁苏 , 刘祈麟 , 格雷戈里杰罗姆格鲁伯
IPC: H03K19/20
Abstract: 一种使用与或非门及或与非门的触发器电路包括：多路复用器单元，具有在第一信号与第二信号之间进行选择的多路复用器；主单元，具有两个或与非门，其中第一或与非门耦合在第一节点(N1)与第三节点(N3)之间，第二或与非门耦合在第二节点(N2)与第四节点(N4)之间；从单元，具有两个与或非门，其中第一与或非门耦合在第三节点(N3)与第五节点(N5)之间，第二与或非门耦合在第四节点(N4)与第六节点(N6)之间；以及时钟，用于控制所述两个与或非门及所述两个或与非门，所述时钟连接到第一与或非门及第二与或非门以及第一或与非门及第二或与非门。
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公开(公告)号：CN110350908A
公开(公告)日：2019-10-18
申请号：CN201910258790.6
申请日：2019-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0175
Abstract: 本发明的实施例提供了数据保持电路以及方法。电路包括从锁存器，从锁存器包括第一输入端和输出端，第一输入端连接至主锁存器，以及保持锁存器，保持锁存器包括连接至输出端的第二输入端。主锁存器和从锁存器被配置为在具有第一电源电压电平的第一电源域中工作，保持锁存器被配置为在具有与第一电源电压电平不同的第二电源电压电平的第二电源域中工作，以及该电路还包括电平移位器，该电平移位器被配置为将信号电平从第一电源电压电平和第二电源电压电平中的一个移位为第一电源电压电平和第二电源电压电平中的另一个。
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公开(公告)号：CN108959696A
公开(公告)日：2018-12-07
申请号：CN201810477545.X
申请日：2018-05-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/505 , G06F2217/08 , G06F2217/12 , G06F17/5072 , G06F17/5045
Abstract: 本发明的实施例提供了扩展包括库的标准单元组的方法以及系统。一种方法(扩展包括库的标准单元组的方法，该库被存储在非暂时性计算机可读介质上)包括：在基本标准单元的循环特设组中选择一个组从而产生所选的组，使得所选的组中的各基本标准单元具有连接以表示相应的逻辑电路，每个基本标准单元均表示逻辑门，并且所选的组相应地提供所选的逻辑功能，该所选的逻辑功能可以相应地表示为所选的布尔表达式；生成对应于所选的组的一个或多个宏标准单元；以及将一个或多个宏标准单元添加至标准单元组从而由此扩展该标准单元组；并且，该方法的至少一个方面由计算机的处理器执行。
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公开(公告)号：CN108281419A
公开(公告)日：2018-07-13
申请号：CN201711461305.2
申请日：2017-12-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H03K3/02332 , G06F17/5068 , H01L27/0233 , H03K3/01 , H03K3/356121 , H03K3/35625 , H03K19/094 , H03K23/58
Abstract: 本发明的实施例提供了触发器电路的半导体标准单元和包括该单元的集成电路。触发器电路的半导体标准单元包括：沿着第一方向彼此基本平行地延伸的半导体鳍、设置在第一层级上并且沿着第一方向彼此基本平行地延伸的导电布线以及基本平行于基本垂直于第一方向的第二方向延伸并且形成在与第一层级不同的第二层级上的栅电极层。触发器电路包括由半导体鳍和栅电极层制成的晶体管，触发器接收数据输入信号，存储数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，时钟信号是由半导体标准单元接收的唯一时钟信号，并且数据输入信号、时钟信号和数据输出信号通过至少导电布线在晶体管之中传输。
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