-
公开(公告)号：CN103853874A
公开(公告)日：2014-06-11
申请号：CN201310656513.3
申请日：2013-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 一种方法包括开发电路原理图，该电路原理图包括多个单元。该方法还包括基于电路原理图生成多个单元的单元布置规则和基于单元布置规则开发多个单元的电路布局图。该方法还包括基于阈值电压对电路布局图的多个单元进行分组和将阈值电压一致的填充物插入电路布局图内。本发明还描述了实施该方法的系统。本发明还描述了通过该方法形成的布局。本发明还提供了形成具有不同阈值电压的单元的布局的方法、实现系统和形成的布局。
-
公开(公告)号：CN111199129A
公开(公告)日：2020-05-26
申请号：CN201911031403.1
申请日：2019-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 一种修改集成电路布局的方法，其特征在于，包括以下操作：识别电路布局的反转信号网；决定到反转信号网的传导线何时具有寄生电容；及决定如何调整集成电路布局以减小到反转信号网的传导线的寄生电容。此方法进一步包括以下操作：决定是否移动集成电路布局中的传导线的一者的操作；及决定是否在具有寄生电容的反转信号网的传导线之间插入隔离结构。
-
公开(公告)号：CN102890731A
公开(公告)日：2013-01-23
申请号：CN201110426129.5
申请日：2011-12-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F2217/12 , Y02P90/265
Abstract: 一种实用工具包括可制造性设计(DFM)检查器，被配置用于检查集成电路的布局图案；以及布局改变指令发生器，被配置用于基于由DFM检查器所生成的结果生成布局改变指令。在非临时性存储介质上包含DFM检查器和布局改变指令发生器。布局改变指令指定在布局图案中的布局图案的标识，以及要对布局图案实施的相应布局改变。本发明还公开了一种具有统一接口的DFM改进实用工具。
-
公开(公告)号：CN111199129B
公开(公告)日：2024-08-06
申请号：CN201911031403.1
申请日：2019-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 一种修改集成电路布局的方法，其特征在于，包括以下操作：识别电路布局的反转信号网；决定到反转信号网的传导线何时具有寄生电容；及决定如何调整集成电路布局以减小到反转信号网的传导线的寄生电容。此方法进一步包括以下操作：决定是否移动集成电路布局中的传导线的一者的操作；及决定是否在具有寄生电容的反转信号网的传导线之间插入隔离结构。一种用于修改集成电路布局的元件及一种具有用于修改集成电路的多个指令的计算机可读媒体亦在此揭露。
-
公开(公告)号：CN113128163A
公开(公告)日：2021-07-16
申请号：CN202011245637.9
申请日：2020-11-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 一种用于在标准单元布局中放置晶体管的方法包括识别电路中的多个晶体管。多个晶体管中的每一者的漏极端连接到电路输出。系统及方法亦包括：决定多个晶体管中的第一晶体管及第二晶体管满足合并优先级；组合第一晶体管及第二晶体管的主动区域以形成具有共用主动区域的巨型晶体管；以及用巨型晶体管替代电路的标准单元布局中的第一晶体管及第二晶体管。共用主动区域组合第一晶体管的第一漏极端及第二晶体管的第二漏极端的主动区域。
-
Patent Agency Ranking
公开(公告)号：CN107527903B
公开(公告)日：2021-06-01
申请号：CN201710064099.5
申请日：2017-02-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 布局方法包括：通过处理器或手动选择集成电路的布局中的第一布局器件；在第一布局器件和第二布局器件之间的边界处选择邻接第一布局器件的第二布局器件，其中，导电路径设置为穿过第一布局器件和第二布局器件的边界；并且在导电路径上和边界附近设置切割层。第一布局器件是第一布局图案并且第二布局器件是与第一布局图案不同的第二布局图案。
-
公开(公告)号：CN107527903A
公开(公告)日：2017-12-29
申请号：CN201710064099.5
申请日：2017-02-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L27/0207 , G06F17/5072 , G06F17/5077 , G06F17/5081 , H01L23/50 , H01L23/528 , H01L23/53271
Abstract: 布局方法包括：通过处理器或手动选择集成电路的布局中的第一布局器件；在第一布局器件和第二布局器件之间的边界处选择邻接第一布局器件的第二布局器件，其中，导电路径设置为穿过第一布局器件和第二布局器件的边界；并且在导电路径上和边界附近设置切割层。第一布局器件是第一布局图案并且第二布局器件是与第一布局图案不同的第二布局图案。
-
公开(公告)号：CN102890731B
公开(公告)日：2016-01-20
申请号：CN201110426129.5
申请日：2011-12-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F2217/12 , Y02P90/265
Abstract: 一种实用工具包括可制造性设计(DFM)检查器，被配置用于检查集成电路的布局图案；以及布局改变指令发生器，被配置用于基于由DFM检查器所生成的结果生成布局改变指令。在非临时性存储介质上包含DFM检查器和布局改变指令发生器。布局改变指令指定在布局图案中的布局图案的标识，以及要对布局图案实施的相应布局改变。本发明还公开了一种具有统一接口的DFM改进实用工具。
-
公开(公告)号：CN102841956B
公开(公告)日：2015-09-02
申请号：CN201210005669.0
申请日：2012-01-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G03F1/70 , G06F17/504 , G06F17/5072 , H01L2924/0002 , H01L2924/00
Abstract: 一种方法，包括：选择出存储在非瞬态计算机可读存储介质中的单元，将多个单元布置在半导体器件的模型上，以及基于该半导体器件的模型形成该半导体器件的掩模。该单元是根据设计规则设计的，在该设计规则中第一电源连接通孔所符合的标准选自包含以下标准的组：i)第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得通孔能够通过单光刻单蚀刻工艺制造的阈值距离，或者ii)第一电源连接通孔与基本上平行的第一导线和第二导线相连接，该第一导线和第二导线沿着直接邻近的轨道延伸。本发明还提供了一种单元结构及方法。
-
公开(公告)号：CN104424377A
公开(公告)日：2015-03-18
申请号：CN201410411479.8
申请日：2014-08-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5036 , G06F2217/78 , G06F2217/82
Abstract: 本发明涉及用于具有共享PODE的标准集成电路单元的泄漏预估的系统和方法。本发明的制造使用具有共享的氧化物限定区边缘上多晶硅(PODE)的邻接单元的集成电路的系统和方法，包括：在多个不同单元中模拟单元间漏电流。多个不同单元的每一个邻接另一个单元，并且具有共享的PODE。方法还包括基于单元间漏电流来验证集成电路的预定可接受的功耗。
-
-
-
-
-
-
-
-
-
Search Results
15
records
(took 0.03 seconds)
