公开(公告)号：CN109565270A

公开(公告)日：2019-04-02

申请号：CN201780048490.4

申请日：2017-07-13

Applicant: 英特尔公司

Inventor： A·阿加瓦尔 ,  S·K·徐 ,  R·K·克里希纳穆希

IPC: H03K3/3562 ,  H03K3/037

CPC classification number: H03K3/012 ,  H03K3/35625

Abstract: 提供一种设备，该设备包括：时钟反相器，该时钟反相器具有耦合到时钟节点的输入，该时钟反相器具有输出，其中该时钟反相器具有耦合到第一电源的N阱；以及多个定序逻辑，该多个定序逻辑耦合到时钟反相器的输出并且还耦合到时钟节点，其中多个定序逻辑的至少一个定序逻辑具有耦合到第二电源的N阱，其中，第二电源具有比第一电源的电压电平低的电压电平。

公开(公告)号：CN104009736B

公开(公告)日：2018-06-29

申请号：CN201310140547.7

申请日：2013-02-26

Applicant: 恩智浦美国有限公司

Inventor： 程志宏

IPC: H03K3/012

CPC classification number: H03K3/012 ,  H03K3/35625

Abstract: 本发明涉及低功耗主从触发器。在主从触发器中，主锁存器具有第一和第二三态级以及第一反馈级。从锁存器具有第三和第四三态级，以及第二反馈级。提供了具有相反相位的第一和第二时钟开关。第一时钟开关配置在第一或第四三态级中的一个中，并且第一和第四三态级中的另一个共享第一时钟开关。第二时钟开关配置在第二或第三三态级中的一个中，并且第二和第三三态级中的另一个共享第二时钟开关。第二三态级还具有附加的一对互补器件，其具有互相串联连接的信号路径，并且都由从锁存器数据输出门控。该触发器减少了时钟开关的数量和时钟开关的功耗。

公开(公告)号：CN103973268B

公开(公告)日：2018-05-08

申请号：CN201410076293.1

申请日：2014-01-29

Applicant: 德克萨斯仪器股份有限公司

Inventor： S·巴特林 ,  S·康纳

IPC: H03K3/012 ,  H03K3/02

CPC classification number: H03K3/3562 ,  G01R31/318541 ,  H03K3/012 ,  H03K3/35625

Abstract: 本发明涉及具有双端口从锁存器的正边沿触发器。在本发明的实施例中，触发器电路包括2输入多路复用器、主锁存器、传输门和从锁存器。多路复用器的扫描使能控制信号SE和SEN确定是数据还是扫描数据被输入到主锁存器。时钟信号CLK和CLKN以及保持信号RET和RETN确定主锁存器何时被锁存。从锁存器被配置为接收主锁存器的输出、第二数据位D2、时钟信号CLK和CLKN、保持控制信号RET和RETN、从控制信号SS和SSN。信号CLK、CLKN、RET、RETN、SS及SSN确定是主锁存器的输出还是第二数据位D2被锁存在从锁存器中。控制信号RET和RETN确定在保持模式期间数据何时被存储在从锁存器中。

公开(公告)号：CN105191127B

公开(公告)日：2018-04-13

申请号：CN201380076347.8

申请日：2013-05-08

Applicant: 高通股份有限公司

Inventor： 蔡燕飞 ,  戴强 ,  黄双渠

IPC: H03K3/037 ,  H03K3/356

CPC classification number: H03K3/35625 ,  H03K3/012

Abstract: 本发明描述了用于降低动态功率的触发器。触发器电路可以包括第一锁存器和第二锁存器。可以作为“主”锁存器来操作的第一锁存器包括用于接收数据信号的第一输入端子、用于接收时钟信号的第二输入端子、以及输出端子。可以作为“从”锁存器来操作的第二锁存器包括与所述第一锁存器的输出端子直接连接的第一输入端子、用于接收所述时钟信号的第二输入端子、以及用于提供输出信号的输出端子。所述第一锁存器和所述第二锁存器将在所述时钟信号的同一相位上被计时，从而消除对包括生成互补时钟信号的时钟反相电路的需要。

公开(公告)号：CN107210066A

公开(公告)日：2017-09-26

申请号：CN201680006078.1

申请日：2016-01-20

Applicant: 高通股份有限公司

Inventor： 普拉特尤沙·卡迈勒

IPC: G11C19/28 ,  G11C19/34 ,  H03K3/356 ,  H03K3/3562

CPC classification number: H03K3/356182 ,  G11C19/28 ,  G11C19/34 ,  H01L27/0688 ,  H03K3/012 ,  H03K3/35606 ,  H03K3/35625

Abstract: 一种3D多位触发器可包含双层结构。所述双层结构可包含第一层，其包含用于所述多位触发器的共同时钟电路以及个别触发器的时钟驱动部分；及第二层，其包含用于所述多位触发器的共同扫描电路以及所述个别触发器的非时钟驱动部分。或者，所述第一层可包含所述共同时钟电路以及所述个别触发器的一部分，并且所述第二层可包含所述共同扫描电路以及所述个别触发器的另一部分。

公开(公告)号：CN106548806A

公开(公告)日：2017-03-29

申请号：CN201610892330.5

申请日：2016-10-13

Applicant: 宁波大学

Inventor： 汪鹏君 ,  钱浩宇 ,  张会红 ,  李刚

IPC: G11C19/28

CPC classification number: H04L9/003 ,  G09C1/00 ,  G11C7/24 ,  G11C19/00 ,  G11C19/28 ,  H03K3/35625 ,  H04L2209/12

Abstract: 本发明公开了一种能够防御DPA攻击的移位寄存器，包括四个主从D触发器、十二个二输入与非/与门、四个三输入或非/或门和四十个反相器构成移位寄存器，四个主从D触发器分别具有清零置位功能；优点在于通过利用传统移位寄存器原理和灵敏放大型逻辑电路实现该移位寄存器，采用TSMC 65nm CMOS工艺，Spectre仿真验证表明，本发明的移位寄存器逻辑功能正确，在多种PVT组合下NED均低于2.66％、NSD均低于0.63％，具有显著的防御差分功耗分析性能。

公开(公告)号：CN105450201A

公开(公告)日：2016-03-30

申请号：CN201510608613.8

申请日：2015-09-22

Applicant: 恩智浦有限公司

Inventor： 维巴胡·夏尔马 ,  拉尔夫·马尔察恩

IPC: H03K3/037

CPC classification number: H03K3/0372 ,  H03K3/011 ,  H03K3/0375 ,  H03K3/35625

Abstract: 一种抗故障触发器。公开了一种包括从属锁存器(30)和主锁存器(20)的触发器(10)。从属锁存器和主锁存器的每一个包括一对交叉耦合的逻辑门(21，22，31，32)。从属锁存器或主锁存器(30，20)的交叉耦合连接包括布置为减小触发器(10)对于电流注入的灵敏度的电阻元件(8，9，11，12)。

公开(公告)号：CN105048998A

公开(公告)日：2015-11-11

申请号：CN201510162339.6

申请日：2015-04-08

Applicant: 恩智浦有限公司

Inventor： 维巴胡·夏尔马 ,  阿杰伊·卡谱

IPC: H03K3/012

CPC classification number: H03K3/012 ,  H03K3/35625

Abstract: 描述了一种锁存电路和一种操作锁存电路的方法的实施例。在一个实施例中，锁存电路包括：输入端子，配置为接收输入数据信号；开关单元，配置为控制输入数据信号的施加；第一反相器电路，与所述开关单元相连，其中所述第一反相器电路包括第一交叉耦合反相器对；以及第二反相器电路，通过所述开关单元与所述第一反相器电路相连。第二反相器电路包括第二交叉耦合反相器对和两个晶体管装置。第二交叉耦合反相器对的每一个反相器通过相应的晶体管装置与电压轨相连。两个晶体管装置各自与位于开关单元和第一反相器电路或第二反相器电路之间的节点相连。还描述了其他实施例。

公开(公告)号：CN104617925A

公开(公告)日：2015-05-13

申请号：CN201410592962.0

申请日：2014-10-29

Applicant: 恩智浦有限公司

Inventor： 维巴胡·夏尔马 ,  阿杰伊·卡谱 ,  拉尔夫·马尔察恩

IPC: H03K3/3562

CPC classification number: H03K3/35625 ,  H03K3/012 ,  H03K3/0372 ,  H03K3/356104 ,  H03K3/356156

Abstract: 一种锁存电路，基于主从交叉耦合的反相器对配置。从电路的反相器耦合至高电压轨和低电压轨，其中对于两个反相器中的每一个，通过电阻性元件来实现与电压轨之一的耦合。这种电路设计无需内部时钟缓冲器，并实现了单相时钟控制，因此不需要内部时钟信号反转。可以以低功率来实现该电路，当输入数据信号和输出数据信号相同时，不存在针对冗余转变的动态功耗。

公开(公告)号：CN104009736A

公开(公告)日：2014-08-27

申请号：CN201310140547.7

申请日：2013-02-26

Applicant: 飞思卡尔半导体公司

Inventor： 程志宏

IPC: H03K3/012

CPC classification number: H03K3/012 ,  H03K3/35625

Abstract: 本发明涉及低功耗主从触发器。在主从触发器中，主锁存器具有第一和第二三态级以及第一反馈级。从锁存器具有第三和第四三态级，以及第二反馈级。提供了具有相反相位的第一和第二时钟开关。第一时钟开关配置在第一或第四三态级中的一个中，并且第一和第四三态级中的另一个共享第一时钟开关。第二时钟开关配置在第二或第三三态级中的一个中，并且第二和第三三态级中的另一个共享第二时钟开关。第二三态级还具有附加的一对互补器件，其具有互相串联连接的信号路径，并且都由从锁存器数据输出门控。该触发器减少了时钟开关的数量和时钟开关的功耗。