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公开(公告)号：CN109461467A
公开(公告)日：2019-03-12
申请号：CN201810082219.9
申请日：2018-01-29
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: G11C16/06
CPC classification number: H03K3/012 , H03K3/037 , H03K5/00 , H03K17/165 , H03K17/687 , H03K19/0185 , H03K2005/00013 , H03K2217/0054 , G11C16/06
Abstract: 实施方式提供能够抑制消耗电力的门极控制电路。实施方式的门极控制电路具备控制器、延迟电路、电源电路、升压电路、第1晶体管及控制电路。控制器基于来自外部的控制信号，输出第1及第2控制信号。延迟电路使第1控制信号延迟。电源电路能够基于延迟后的第1控制信号，控制输出的电源电压。升压电路能够将所输入的电压升压并输出。第1晶体管，一端与升压电路的输出节点连接，另一端接地。控制电路能够基于第2控制信号，控制第1晶体管的栅极电压。
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公开(公告)号：CN107743603A
公开(公告)日：2018-02-27
申请号：CN201680033403.3
申请日：2016-03-31
Applicant: 高通股份有限公司
IPC: G06F1/04 , H03K3/037 , H03K3/3562 , H03K19/00 , G01R31/3185
CPC classification number: H03K19/0013 , G01R31/318541 , H03K3/037 , H03K3/35625 , G06F1/04
Abstract: 一种MOS器件包括第一锁存器，第一锁存器被配置有一个锁存器反馈F并且被配置为接收锁存器输入I和锁存器时钟C。第一锁存器被配置为输出Q，其中输出Q是CF、IF和 的函数，并且锁存器反馈F是输出Q的函数。第一锁存器可以包括串联堆叠的第一晶体管集合，其中第一晶体管集合包括至少五个晶体管。该MOS器件可以进一步包括耦合到第一锁存器的第二锁存器。第二锁存器可以被配置为在扫描模式中作为锁存器并且在功能模式中作为脉冲锁存器。在扫描模式期间，第一锁存器可以操作为主锁存器并且第二锁存器可以操作为从锁存器。
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公开(公告)号：CN104065372B
公开(公告)日：2017-09-08
申请号：CN201310329470.8
申请日：2013-07-31
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
IPC: H03K19/094
CPC classification number: H03K3/037 , H03K3/356043 , H03K3/3562
Abstract: 一种电流型D型拴锁器，包括：第一负载元件，连接于电源电压与节点x之间，节点x上的信号为输出信号；第二负载元件，连接于电源电压与节点y之间，节点y上的信号为反相输出信号；偏压电流源，连接于节点c与接地电压之间；第一开关晶体管，连接于电源电压以及节点c之间，根据反相重置信号而动作；第二开关晶体管，连接于节点x与接地电压之间，根据重置信号而动作；第一级电路，连接于节点x、节点y与节点c之间，接收输入信号与反相输入信号，将输入信号转换成为输出信号，将反相输入信号转换为反相输出信号；以及第二级电路，连接于节点x、节点y与节点c之间，接收输出信号与反相输出信号，维持输出信号与反相输出信号。
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公开(公告)号：CN106849914A
公开(公告)日：2017-06-13
申请号：CN201710148562.4
申请日：2017-03-14
Applicant: 苏州格美芯微电子有限公司
Inventor： 江石根
IPC: H03K3/037
CPC classification number: H03K3/037
Abstract: 一种能够保持时序逻辑电路的时序准确的新型结构，其包括两个及两个以上D触发器，数据输入信号DATA从第一个D触发器的数据输入端接入，时钟输入信号CLOCK从最后一个D触发器开始接入。时钟输入信号在进入各D触发器前用延迟器或反相器进行延时。
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公开(公告)号：CN106603041A
公开(公告)日：2017-04-26
申请号：CN201611010264.0
申请日：2016-11-17
Applicant: 电子科技大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种基于IGBT闩锁效应的触发器。包括第一锁存器结构和第二锁存器结构；第一锁存器结构与第二锁存器结构相连。第一锁存器结构包括第一PMOS管P1，第一IGBT管IGBT1，第二锁存器结构包括第二PMOS管P2，第二IGBT管IGBT2；且第一IGBT管和第二IGBT管能够引起闩锁效应。本发明电路结构非常简单，有利于节省芯片面积，降低制造成本，提高电路的集成度，该结构有望于作为数字电路的标准单元应用到时序逻辑电路中；且由于电路简单，互联简单，因此可靠性高。
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Patent Agency Ranking
公开(公告)号：CN104104366A
公开(公告)日：2014-10-15
申请号：CN201410144319.1
申请日：2014-04-11
Applicant: 密执安大学评议会
Inventor： 金乂中 , 迈克尔·B·亨利 , 丹尼斯·迈克尔·西尔维斯特 , 大卫·希欧多尔·布拉奥
IPC: H03K3/037
CPC classification number: H03K3/037 , H03K3/356008
Abstract: 本发明涉及一种使用单时钟信号的静态信号值存储电路。提供包括第一晶体管堆栈、第二晶体管堆栈与第三晶体管堆栈的信号值存储电路。信号值存储电路由单时钟信号控制。保持晶体管与阻绝晶体管准许信号值存储电路的静态操作——即可停止时钟信号而不丢失状态，并防止电路内发生竞争。
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公开(公告)号：CN101809869B
公开(公告)日：2014-06-04
申请号：CN200880108462.8
申请日：2008-09-23
Applicant: 高通股份有限公司
Inventor： 穆斯塔法·克斯金 , 马尔齐奥·佩德拉里-诺伊
IPC: H03K3/037
CPC classification number: H03K3/037
Abstract: 本发明描述能够提供与同步电路的传播延迟接近匹配的延迟的延迟电路。在一种设计中，一种设备包括同步电路和延迟电路。所述同步电路包括从数据输入到数据输出的前向路径。所述同步电路接收输入数据且提供具有传播延迟的输出数据。所述延迟电路接收输入信号，且提供具有与所述同步电路的所述传播延迟匹配的延迟的经延迟输入信号。所述延迟电路包括所述同步电路的所述前向路径中的至少两个逻辑门。可基于相同或类似的电路架构来实施所述同步电路和延迟电路。所述延迟电路可基于所述同步电路的复制品，其中所述复制品的反馈回路断裂且时钟输入耦合到适当的逻辑值以始终启用所述延迟电路。
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公开(公告)号：CN101842982B
公开(公告)日：2013-01-02
申请号：CN200880114334.4
申请日：2008-10-30
Applicant: 高通股份有限公司
CPC classification number: H03K3/037 , H03K3/356043 , H03K5/135
Abstract: 本发明包含一种锁存器结构和使用所述锁存器的自调整脉冲产生器。在实施例中，所述系统包含第一锁存器和经耦合以将时序信号提供给所述第一锁存器的脉冲产生器。所述脉冲产生器包含具有与所述第一锁存器匹配的特性的第二锁存器。
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公开(公告)号：CN1667954B
公开(公告)日：2010-05-12
申请号：CN200510063244.5
申请日：2005-04-07
Applicant: 威盛电子股份有限公司
IPC: H03K19/017 , H03K19/094
CPC classification number: H03K19/0963 , H03K3/012 , H03K3/037 , H03K19/01728
Abstract: 一种用来加速N多米诺(domino)闩锁器的估算输出的装置与方法，此装置包括N估算逻辑电路、闩锁逻辑电路、维持逻辑电路以及加速逻辑电路。N估算逻辑电路藉由一预先充电接点耦接于第一P通道装置，根据至少一个输入数据信号估算一逻辑函数。闩锁逻辑电路耦接于并且回应于一时钟信号以及预先充电接点。闩锁逻辑电路在时钟信号的第一边缘与第二边缘之间的估算时段内，根据预先充电接点的状态控制一闩锁接点的状态。闩锁逻辑电路在估算时段之外使闩锁接点呈现三态状况。维持逻辑电路耦接于闩锁接点，在三态状况呈现之时维持闩锁接点状态，并在一互补式闩锁接点提供闩锁接点的互补状态。加速逻辑电路耦接于并且回应于预先充电接点与互补式闩锁接点，并且控制一输出接点的状态。
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公开(公告)号：CN100469066C
公开(公告)日：2009-03-11
申请号：CN200410056420.8
申请日：2004-08-06
Applicant: 株式会社瑞萨科技
IPC: H04L25/02
CPC classification number: G01R31/025 , G01R31/317 , H03K3/037
Abstract: 本发明提供可检测出传送差动时钟信号的信号线的断线与短路的断线与短路检测电路。差动缓冲部(DB1)中设有：对从输入端(PADI)输入的非反相时钟信号和从输入端(PADR)输入的反相时钟信号进行比较的第一比较器，对非反相时钟信号和参考电位(Vref)进行比较的第二比较器，以及对反相时钟信号和参考电位(Vref)进行比较的第三比较器，其各自的输出分别设为Y、YI、YR。非反相时钟信号或反相时钟信号的任一信号线断线或与逻辑值Low的接地电位(VSS)短路时，第二与第三比较器输出的逻辑值在非反相时钟信号或反相时钟信号的一周期内会长时间相等。从而，在第二D-触发器电路(F2a)求反了输出信号[CD]时，可判断为发生了断线或短路。
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