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公开(公告)号：CN105190465B
公开(公告)日：2018-03-27
申请号：CN201480013487.5
申请日：2014-03-11
申请人： 高通股份有限公司
发明人： 王宇和 , 马尔奇奥·佩德拉里-诺伊 , 黄许浩 , 马丁·圣劳伦特 , 陈旭峰
摘要： 本发明描述在不需要在芯片外部的电容器的情况下将数字辅助调节器与LDO调节器嵌入在所述芯片上且在无下冲的情况下调节电压的技术。所述数字辅助调节器响应于关于所述LDO调节器的操作的信息并且响应于提供负载变化的提前通知的信号。当所述提前通知信号被接收时，所述数字辅助调节器将电路的供电电压上拉到芯片的传入供电电压。当已经达到正确的操作电压并且消除了任何下冲问题时，所述数字辅助调节器平衡其提供的电流与由所述LDO调节器提供的电流以允许对于其它负载变化的快速响应时间。并且，可以通过使用提前通知信号扩展LDO调节器的带宽来增加LDO输出装置的偏置电流以满足即将到来的负载变化。
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公开(公告)号：CN103814366A
公开(公告)日：2014-05-21
申请号：CN201280045551.9
申请日：2012-09-24
申请人： 高通股份有限公司
IPC分类号： G06F13/40 , H03K19/003
CPC分类号： G06F13/4077 , G06F13/4072 , G06F13/4291 , H03K3/356069 , H03K3/356113 , H03K5/15 , Y02D10/14 , Y02D10/151
摘要： 一种装置包含耦合到多个总线线路的多个驱动器电路。所述多个驱动器电路中的第一驱动器电路耦合到所述多个总线线路中的第一总线线路。所述第一驱动器电路包含偏斜反相器、电平移位器、锁存器及感测放大器中的一者，其经配置以产生输出信号，所述输出信号响应于输入信号的第一数字值转变而在第一延迟之后从高转变到低，且响应于所述输入信号的第二数字值转变而在第二延迟之后从低转变到高。所述第一延迟不同于所述第二延迟，其差异量足以减小与经由所述第一总线线路及经由物理上紧密接近所述第一总线线路的第二总线线路传输信号有关的功率。
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公开(公告)号：CN102016749B
公开(公告)日：2014-04-23
申请号：CN200980114920.3
申请日：2009-05-14
申请人： 高通股份有限公司
发明人： 马丁·圣劳伦特 , 巴萨姆·贾米尔·穆赫德 , 保罗·巴西特
摘要： 本发明揭示一种时钟门控系统和方法。在特定实施例中，所述系统包含输入逻辑电路，其具有至少一个用以接收至少一个输入信号的输入且具有在内部启用节点处的输出。保持器电路包含至少一个响应于经门控时钟信号的开关元件，且耦合到所述内部启用节点以选择性地保持所述内部启用节点处的逻辑电压电平。所述系统进一步包含门控元件，其响应于输入时钟信号且响应于所述内部启用节点处的所述逻辑电压电平以产生所述经门控时钟信号。
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公开(公告)号：CN101473238A
公开(公告)日：2009-07-01
申请号：CN200780023024.7
申请日：2007-06-18
申请人： 高通股份有限公司
IPC分类号： G01R31/3185
CPC分类号： G01R31/318552 , G01R31/3025 , G01R31/318575
摘要： 一种逻辑装置包含数据输入、扫描测试输入、时钟多路分用器以及主锁存器。所述时钟多路分用器响应于时钟输入以选择性提供第一时钟输出和第二时钟输出。所述主锁存器耦合到所述数据输入和所述扫描测试输入且包含输出。所述主锁存器响应于所述时钟多路分用器的所述第一时钟输出和所述时钟多路分用器的所述第二时钟输出以将所述数据输入或所述扫描测试输入选择性耦合到所述输出。
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公开(公告)号：CN105190465A
公开(公告)日：2015-12-23
申请号：CN201480013487.5
申请日：2014-03-11
申请人： 高通股份有限公司
发明人： 王宇和 , 马尔奇奥·佩德拉里-诺伊 , 黄许浩 , 马丁·圣劳伦特 , 陈旭峰
摘要： 本发明描述在不需要在芯片外部的电容器的情况下将数字辅助调节器与LDO调节器嵌入在所述芯片上且在无下冲的情况下调节电压的技术。所述数字辅助调节器响应于关于所述LDO调节器的操作的信息并且响应于提供负载变化的提前通知的信号。当所述提前通知信号被接收时，所述数字辅助调节器将电路的供电电压上拉到芯片的传入供电电压。当已经达到正确的操作电压并且消除了任何下冲问题时，所述数字辅助调节器平衡其提供的电流与由所述LDO调节器提供的电流以允许对于其它负载变化的快速响应时间。并且，可以通过使用提前通知信号扩展LDO调节器的带宽来增加LDO输出装置的偏置电流以满足即将到来的负载变化。
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公开(公告)号：CN101842982B
公开(公告)日：2013-01-02
申请号：CN200880114334.4
申请日：2008-10-30
申请人： 高通股份有限公司
CPC分类号： H03K3/037 , H03K3/356043 , H03K5/135
摘要： 本发明包含一种锁存器结构和使用所述锁存器的自调整脉冲产生器。在实施例中，所述系统包含第一锁存器和经耦合以将时序信号提供给所述第一锁存器的脉冲产生器。所述脉冲产生器包含具有与所述第一锁存器匹配的特性的第二锁存器。
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公开(公告)号：CN101636905B
公开(公告)日：2012-12-12
申请号：CN200880008703.1
申请日：2008-03-21
申请人： 高通股份有限公司
CPC分类号： H03K19/0016 , H03K19/001
摘要： 在特定说明性实施例中，揭示控制电压摆动的电路装置和方法。所述方法包含在包含电容性节点的数字电路装置的输入处接收信号。所述方法还包含选择性地激活电压电平调整元件以调节从所述电容性节点到电接地的放电路径，以防止所述电容性节点的完全放电。在特定说明性实施例中，所述所接收到的信号可为时钟信号。
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公开(公告)号：CN102288902A
公开(公告)日：2011-12-21
申请号：CN201110159856.X
申请日：2007-06-18
申请人： 高通股份有限公司
IPC分类号： G01R31/3185
CPC分类号： G01R31/318552 , G01R31/3025 , G01R31/318575
摘要： 一种逻辑装置包含数据输入、扫描测试输入、时钟多路分用器以及主锁存器。所述时钟多路分用器响应于时钟输入以选择性提供第一时钟输出和第二时钟输出。所述主锁存器耦合到所述数据输入和所述扫描测试输入且包含输出。所述主锁存器响应于所述时钟多路分用器的所述第一时钟输出和所述时钟多路分用器的所述第二时钟输出以将所述数据输入或所述扫描测试输入选择性耦合到所述输出。
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公开(公告)号：CN101978602A
公开(公告)日：2011-02-16
申请号：CN200980109325.0
申请日：2009-02-03
申请人： 高通股份有限公司
CPC分类号： H03K19/0016
摘要： 本发明描述一种用于减少睡眠状态电流泄漏的电路(100)。所述电路(100)包括选自锁存器、触发器、比较器、多路复用器或加法器中的至少一者的硬件单元(102)。所述硬件单元(102)包括第一节点(110)。所述硬件单元进一步包括耦合到所述第一节点的睡眠启用组合逻辑(104)，其中在睡眠状态期间保留所述第一节点的值。
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公开(公告)号：CN101779376A
公开(公告)日：2010-07-14
申请号：CN200880102622.8
申请日：2008-08-08
申请人： 高通股份有限公司
IPC分类号： H03M1/50
CPC分类号： G04F10/005 , G01R29/26 , G01R31/31709 , H03L7/00
摘要： 在一实施例中，揭示一种方法，其包括在电路装置的延迟链处接收时钟信号，以及确定所述时钟信号在所述延迟链内的选定点处的值。所述方法还包括在所述值未指示所述时钟信号的沿的检测时调整所述选定点。
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