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公开(公告)号：CN105164756B
公开(公告)日：2019-07-16
申请号：CN201480014064.5
申请日：2014-03-04
申请人： 微软技术许可有限责任公司
CPC分类号： G11C27/005 , G06F12/0246 , G11C11/5628 , G11C11/5678 , G11C13/0004 , G11C13/004 , G11C13/0069 , G11C16/06 , G11C16/3495
摘要： 本技术放宽了MLC存储器的存储器操作(诸如写入或读取)的精准性(或完整数据正确性保证)要求，使得应用可写入和读取作为近似值的数字数据值。MLC的类型包括闪存MLC和MLC相变存储器(PCM)以及其它电阻式技术。许多软件应用可能不需要一般用于存储和读取数据值的准确性或精准性。例如，应用可以在相对低分辨率的显示器上渲染图像，并且可不需要对于每个像素的准确数据值。通过放宽存储器操作的精准性或正确性要求，MLC存储器可具有提高的性能、寿命、密度和/或能量效率。
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公开(公告)号：CN109461467A
公开(公告)日：2019-03-12
申请号：CN201810082219.9
申请日：2018-01-29
申请人： 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC分类号： G11C16/06
CPC分类号： H03K3/012 , H03K3/037 , H03K5/00 , H03K17/165 , H03K17/687 , H03K19/0185 , H03K2005/00013 , H03K2217/0054 , G11C16/06
摘要： 实施方式提供能够抑制消耗电力的门极控制电路。实施方式的门极控制电路具备控制器、延迟电路、电源电路、升压电路、第1晶体管及控制电路。控制器基于来自外部的控制信号，输出第1及第2控制信号。延迟电路使第1控制信号延迟。电源电路能够基于延迟后的第1控制信号，控制输出的电源电压。升压电路能够将所输入的电压升压并输出。第1晶体管，一端与升压电路的输出节点连接，另一端接地。控制电路能够基于第2控制信号，控制第1晶体管的栅极电压。
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公开(公告)号：CN104134462B
公开(公告)日：2018-08-28
申请号：CN201310693686.2
申请日：2013-12-17
申请人： 华邦电子股份有限公司
IPC分类号： G11C16/30
摘要： 本发明提供了一种快闪存储器装置及其设定方法，该快闪存储器装置可在两种供应电压操作，一种是外部提供的供应电压，另一种则是通过该外部提供的供应电压产生于该快闪存储器装置内部的供应电压。该快闪存储器装置可具有一可选电位的缓冲器，作为与低供应电压或高供应电压集成电路的连接接口。为了提供装置的运用弹性，该快闪存储器装置可设计为可由外部电压源接收一第二供应电压的形式。其中，接收自外部电压源的该第二供应电压，可较该内部产生的供应电压优先使用、或与该内部产生的供应电压结合使用。
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公开(公告)号：CN104969351B
公开(公告)日：2018-08-03
申请号：CN201480007712.4
申请日：2014-03-04
申请人： 英特尔公司
IPC分类号： H01L27/11582 , H01L29/788 , H01L27/11556 , H01L27/1157 , H01L21/336 , H01L27/11524 , H01L29/792 , G11C16/06
CPC分类号： H01L27/11582 , G11C16/06 , H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L29/04 , H01L29/16 , H01L29/66825 , H01L29/66833 , H01L29/7889 , H01L29/7926
摘要： 用于制作三维存储器结构的方法包括:形成阵列堆叠;在阵列堆叠之上创建牺牲材料层;刻蚀通过牺牲材料层和阵列堆叠的孔;在所述孔中创建半导体材料的立柱以形成至少两个竖直堆叠的闪存单元,所述至少两个竖直堆叠的闪存单元使用所述立柱作为共用主体;去除围绕所述立柱的至少些牺牲材料层,以便暴露所述立柱的部分;以及使用所述立柱的所述部分作为FET的主体来形成场效应晶体管(FET)。
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公开(公告)号：CN108062965A
公开(公告)日：2018-05-22
申请号：CN201710846920.9
申请日：2017-09-19
申请人： 爱思开海力士有限公司
CPC分类号： G06F11/1056 , G06F11/1048 , G11C16/0483 , G11C16/06 , G11C29/025 , G11C29/20 , G11C29/34 , G11C29/44 , G11C29/46 , G11C29/48 , G11C2029/1202 , G11C2029/4402 , G11C29/18 , G11C29/26 , G11C2029/1204 , G11C2029/1806
摘要： 半导体存储装置、控制器及其操作方法。一种半导体存储装置包括存储单元阵列、读/写电路、控制逻辑和块缺陷信息存储单元。所述控制逻辑控制所述读/写电路对所述存储单元阵列执行读/写操作。所述块缺陷信息存储单元存储关于所述存储单元阵列的存储块的访问记录和在所述存储块中是否发生缺陷的信息。当请求操作的性能时，所述控制逻辑控制所述读/写电路参照所述块缺陷信息存储单元的访问记录来确定所述存储块是否是被首次访问，并且基于确定来执行所述存储块的字线测试。
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公开(公告)号：CN103426480B
公开(公告)日：2018-01-30
申请号：CN201310011810.2
申请日：2013-01-11
申请人： 爱思开海力士有限公司
发明人： 李炯珉
IPC分类号： G11C16/34
CPC分类号： G11C16/3459 , G11C16/06 , G11C16/24 , G11C16/26
摘要： 本发明提出了一种存储器，所述存储器包括：单元串，所述单元串包括串联连接的多个存储器单元；位线，所述位线与单元串连接；电压传送单元，所述电压传送单元被配置成响应于控制信号而将位线与感测节点电连接；以及页缓冲器，所述页缓冲器被配置成在感测时段中经由感测节点来感测位线的电压，其中，所述页缓冲器在感测时段中基于所述多个存储器单元之中的与验证目标相对应的目标存储器单元的阈值电压，来决定控制信号的电压电平。
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公开(公告)号：CN107230495A
公开(公告)日：2017-10-03
申请号：CN201710175986.X
申请日：2017-03-23
申请人： 瑞萨电子株式会社
CPC分类号： G11C16/3427 , G11C7/14 , G11C16/0433 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/14 , G11C16/24 , G11C16/28 , G11C16/30
摘要： 本发明涉及半导体存储器装置。根据本发明的半导体存储器装置包括第一存储器单元、第二存储器单元、伪晶体管和电压控制电路。第一存储器单元具有耦合至第一字线、第一源极线和位线的第一晶体管。第二存储器单元具有耦合至第二字线、第二源极线和位线的第二晶体管。伪晶体管具有与第一晶体管相同的结构并且耦合至伪字线、伪源极线和伪位线。当要对第一字线施加用于将数据写入第一存储器单元中的预定电压时，电压控制电路将伪位线耦合至第二源极线并且对第一伪字线施加预定电压。
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公开(公告)号：CN104823244B
公开(公告)日：2017-09-08
申请号：CN201380062544.4
申请日：2013-11-22
申请人： 桑迪士克科技有限责任公司
CPC分类号： G06F12/0246 , G06F2212/7205 , G11C5/06 , G11C7/24 , G11C8/10 , G11C11/412 , G11C11/5621 , G11C11/5628 , G11C11/5642 , G11C16/06 , G11C29/021 , G11C29/028 , G11C29/50004 , H01L45/122
摘要： 可以使用可配置的参数用于根据方案访问NAND闪速存储器，所述方案根据存储器单元的预测的特征最优化这样的参数，例如，作为某些存储器单元装置的几何结构的函数，其可以基于在存储器阵列中的特定装置的位置来预测。
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公开(公告)号：CN107045462A
公开(公告)日：2017-08-15
申请号：CN201611156442.0
申请日：2016-12-14
申请人： 三星电子株式会社
CPC分类号： H03M13/09 , G06F11/1012 , G06F11/1044 , H03M13/1102 , H03M13/13 , H03M13/1515 , H03M13/152 , H03M13/19 , H03M13/29 , H03M13/2906 , H03M13/2957 , H03M13/3761 , G06F11/1048 , G06F3/0611 , G06F3/0614 , G06F3/0658 , G06F3/0679 , G06F11/1004 , G11C16/06 , G11C29/42
摘要： 一种存储装置。一种存储装置包括非易失性存储器装置和被配置为从非易失性存储器装置读取数据、将读取的数据划分成多个段以及针对所述多个段顺序执行错误校正解码的控制器。当每个段的错误校正解码被完成时，控制器将错误校正奇偶校验添加到多个解码的段中的每个解码的段，并将具有添加的错误校正奇偶校验的所述多个解码的段发送到外部主机装置。当第二段的错误校正解码在从发送错误校正解码被完成的第一段后过去了阈值时间之后未被完成时，控制器将不正确错误校正奇偶校验添加到虚拟数据，并将具有添加的不正确错误校正奇偶校验的虚拟数据发送到外部主机装置。
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