公开(公告)号：CN106611745B

公开(公告)日：2019-08-16

申请号：CN201610643291.5

申请日：2016-08-08

申请人： 东芝存储器株式会社

发明人： 前川贵史 ,  中木宽

IPC分类号： H01L21/8239 ,  H01L27/105

CPC分类号： H01L27/11556 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/1033

摘要： 本发明涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置包含衬底、第1绝缘膜、积层体及第1柱。所述衬底的上层部分的至少一部分为导电性。所述第1绝缘膜设置在所述衬底上的一部分。所述积层体是将导电膜及绝缘膜在第1方向上交替地积层。所述导电膜与所述绝缘膜设置在所述衬底上及所述第1绝缘膜上。所述第1柱在所述第1方向上贯通所述积层体。所述第1柱包含第1下端部及第1延伸部。所述第1下端部配置在所述第1绝缘膜内。所述第1延伸部配置在所述积层体内。

公开(公告)号：CN106030780B

公开(公告)日：2019-08-16

申请号：CN201580010807.6

申请日：2015-03-27

申请人： 英特尔公司

发明人： Z.卢 ,  R.林赛 ,  S.科夫什尼科夫

IPC分类号： H01L27/11556 ,  H01L27/1157 ,  H01L27/11568 ,  H01L27/11582

CPC分类号： H01L27/11582 ,  H01L27/11556 ,  H01L27/1157

摘要： 一种三维堆叠电路装置包括多层面电路元件，每一层面包括多级电路元件。每一层面包括贯穿层面延伸的高掺杂中空通道。在第一层面下面是用以驱动电路元件的活动的源极导体。在每一层面之间是导电停止层，其互连来自一个层面的中空通道和与其相邻的该层面的中空通道。由此，所有层面的所有中空通道电耦合到源极导体。

公开(公告)号：CN106191815B

公开(公告)日：2019-07-30

申请号：CN201610364429.8

申请日：2016-05-27

申请人： 东京毅力科创株式会社

发明人： 铃木健二 ,  堀田隼史 ,  前川浩治 ,  饗场康

IPC分类号： C23C16/455 ,  C23C16/14

CPC分类号： C23C16/045 ,  C23C16/14 ,  C23C16/45527 ,  H01L21/28562 ,  H01L21/76877 ,  H01L27/11582

摘要： 本发明提供一种金属膜的成膜方法。在使用氯化物原料在具有复杂形状部分和平坦形状部分的被处理基板上形成金属膜的情况下，能够在任何部分都形成膜。在该金属膜的成膜方法中，隔着被保持在减压气氛下的腔室内的吹扫，在按顺序向腔室内供给作为原料气体的金属氯化物气体以及对金属氯化物进行还原的还原气体而在配置于所述腔室内的具有复杂形状部分和平坦形状部分的被处理基板形成金属膜时，交替地实施相对地减少金属氯化物原料的供给量而形成第一金属膜的工序和相对地增多金属氯化物原料的供给量而形成第二金属膜的工序。

公开(公告)号：CN104979357B

公开(公告)日：2019-07-26

申请号：CN201410584845.X

申请日：2014-10-27

申请人： 爱思开海力士有限公司

发明人： 全哉垠 ,  吴星来

IPC分类号： H01L27/1157 ,  H01L27/11582

CPC分类号： H01L27/11582 ,  H01L27/1157

摘要： 一种非易失性存储器件包括具有三维3D盖的形状的源极线。非易失性存储器件包括第一垂直沟道和第二垂直沟道；源极接触，其设置在第一垂直沟道之上；漏极接触，其设置在第二垂直沟道之上；源极线阻挡部，其设置在源极接触和漏极接触之间；以及源极线板，其使源极接触和源极线阻挡部耦接。

公开(公告)号：CN105374795B

公开(公告)日：2019-07-23

申请号：CN201510338054.3

申请日：2015-06-17

申请人： 爱思开海力士有限公司

发明人： 玄灿顺

IPC分类号： H01L23/522 ,  H01L23/528 ,  H01L21/768

CPC分类号： H01L21/76802 ,  H01L21/76843 ,  H01L21/76877 ,  H01L21/76879 ,  H01L21/76897 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/562 ,  H01L27/11575 ,  H01L27/11582 ,  H01L2924/0002 ,  H01L2924/00

摘要： 一种半导体器件包括：包括交替层叠的导电层和绝缘层的层叠结构；被配置为穿过层叠结构的半导体图案；以及分别电耦合至导电层的接触插塞，其中每个导电层包括具有第一厚度的第一区域和电耦合至第一区域且具有比第一厚度更大的第二厚度的第二区域，并且下导电层的第二区域位于上导电层的第二区域之下。

公开(公告)号：CN104952873B

公开(公告)日：2019-06-25

申请号：CN201410446019.9

申请日：2014-09-03

申请人： 爱思开海力士有限公司

发明人： 玄灿顺 ,  安明圭 ,  权虞埈

IPC分类号： H01L27/11 ,  H01L23/522 ,  H01L21/8244

CPC分类号： H01L27/11582 ,  G11C2213/71 ,  H01L21/76838 ,  H01L21/76841 ,  H01L21/76843 ,  H01L21/76865 ,  H01L21/76871 ,  H01L21/76876 ,  H01L21/76877 ,  H01L21/76879 ,  H01L21/76895 ,  H01L21/8221 ,  H01L23/528 ,  H01L23/53257 ,  H01L23/53266 ,  H01L27/0688 ,  H01L27/11524 ,  H01L27/11548 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11558 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/2481 ,  H01L2924/0002 ,  H01L2924/00

摘要： 一种半导体器件包括：层间电介质，其被层叠且彼此间隔开；沟道层，其穿通层间电介质；线图案区，每个线图案区包围沟道层的侧壁以设置在层间电介质之间；阻挡图案，其沿着每个线图案区的表面和沟道层的侧壁形成；防反应图案，其沿着每个线图案区的第一区的表面形成在阻挡图案上，第一区与沟道层相邻；保护图案，其在防反应图案上填充在第一区中；以及第一金属层，其填充在每个线图案区的第二区中。

公开(公告)号：CN104681561B

公开(公告)日：2019-06-25

申请号：CN201410696386.4

申请日：2014-11-26

申请人： 三星电子株式会社

发明人： 申有哲 ,  金泓秀 ,  沈载星

IPC分类号： H01L27/1157 ,  H01L27/11578

CPC分类号： H01L27/11556 ,  G11C16/0483 ,  H01L27/11531 ,  H01L27/11548 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

摘要： 本发明提供了一种三维半导体存储器器件。三维半导体存储器器件包括堆叠结构、垂直半导体图案、公共源极区以及阱拾取区。堆叠结构设置在第一导电类型的半导体层上。每个堆叠结构包括垂直地堆叠在彼此上的电极并在第一方向上延伸。垂直半导体图案穿过堆叠结构。第二导电类型的公共源极区设置在半导体层中。至少一个公共源极区设置在两个相邻的堆叠结构之间。至少一个公共源极区在第一方向上延伸。第一导电类型的阱拾取区设置在半导体层中。至少一个阱拾取区邻近至少一个堆叠结构的两端。

公开(公告)号：CN105493266B

公开(公告)日：2019-06-11

申请号：CN201480044617.1

申请日：2014-07-24

申请人： 美光科技公司

发明人： 史瑞坎特·杰亚提 ,  法蒂玛·雅逊·席赛克-艾吉 ,  帕万·库马尔·雷迪·埃拉

IPC分类号： H01L21/02 ,  H01L21/28 ,  H01L21/311 ,  H01L21/3213 ,  H01L21/336 ,  H01L29/788 ,  H01L27/11556

CPC分类号： H01L27/11582 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02274 ,  H01L21/0234 ,  H01L21/31111 ,  H01L21/32134 ,  H01L21/8239 ,  H01L27/11551 ,  H01L27/11556 ,  H01L29/04 ,  H01L29/16 ,  H01L29/40114 ,  H01L29/40117 ,  H01L29/511 ,  H01L29/518 ,  H01L29/66825 ,  H01L29/7883 ,  H01L29/7889 ,  H01L29/7926

摘要： 半导体结构可包含：交替电介质材料和控制栅极的堆叠；电荷存储结构，其侧向邻近于所述控制栅极；电荷阻挡材料，其在所述电荷存储结构中的每一者与所述邻近控制栅极之间；以及沟道材料，其延伸通过交替电介质材料和控制栅极的所述堆叠。所述堆叠中的所述电介质材料中的每一者具有至少两个不同密度和/或不同移除速率的部分。还揭示制造此类半导体结构的方法。

公开(公告)号：CN105609471B

公开(公告)日：2019-05-28

申请号：CN201510744991.9

申请日：2015-11-05

申请人： 朗姆研究公司

发明人： 威廉·T·李

IPC分类号： H01L27/11517

CPC分类号： H01L21/31144 ,  H01L21/02282 ,  H01L21/0332 ,  H01L21/0337 ,  H01L27/11582

摘要： 本发明涉及用于垂直NAND孔蚀刻的镀覆金属硬掩模。本文的实施方案涉及到用于形成高深宽比的凹陷特征的方法、装置和系统。通常，这些特征在制造垂直的NAND(VNAND)存储器设备的背景中形成。各种公开的实施方案涉及的工艺流程是涉及：在覆盖下伏的材料堆叠的金属种子层上沉积牺牲柱并使牺牲柱成形，在牺牲柱周围电镀或化学镀覆金属硬掩模材料，去除牺牲柱，蚀刻下伏的材料堆叠，以形成高深宽比的凹陷特征。

公开(公告)号：CN109326602A

公开(公告)日：2019-02-12

申请号：CN201810762087.4

申请日：2018-07-11

申请人： 三星电子株式会社

发明人： 黄盛珉 ,  李东植 ,  任峻成

IPC分类号： H01L27/11529 ,  H01L27/11551

CPC分类号： H01L27/11286 ,  H01L23/53295 ,  H01L27/11526 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/0649 ,  H01L27/11529 ,  H01L27/11551

摘要： 一种三维半导体存储器件包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述外围电路区域中；以及电极结构，设置在所述单元阵列区域中。电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的上电极和上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域中并覆盖所述外围栅极叠层。所述下绝缘层包括顺序堆叠在彼此上的第一下绝缘层和第二下绝缘层。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。