公开(公告)号：CN115552608A

公开(公告)日：2022-12-30

申请号：CN202180028999.9

申请日：2021-02-18

申请人： 美光科技公司

发明人： 罗双强 ,  N·M·洛梅利

IPC分类号： H01L27/11578 ,  H01L27/11575 ,  H01L27/11551 ,  H01L27/11548 ,  H01L27/1157 ,  H01L27/11524 ,  H01L21/8234 ,  G06F13/00

摘要： 一种微电子装置包括堆叠结构、在所述堆叠结构内的体育场结构、下伏于所述堆叠结构的源极层，及掩蔽结构。所述堆叠结构具有层，所述层各自包括导电结构及绝缘结构。所述体育场结构包括前向楼梯结构、反向楼梯结构及中心区域，所述中心区域水平地插置在所述前向楼梯结构与所述反向楼梯结构之间。所述源极层包括离散导电结构，所述离散导电结构在所述体育场结构的所述中心区域的水平边界内且通过介电材料彼此水平地分开。所述掩蔽结构经局限在所述体育场结构的所述中心区域的所述水平边界内，且垂直地插置在所述源极层与所述堆叠结构之间。所述掩蔽结构包括水平地覆盖水平地插置在所述离散导电结构之间的所述介电材料的部分的区段。本发明还描述额外装置及电子系统。

公开(公告)号：CN115485840A

公开(公告)日：2022-12-16

申请号：CN202180028647.3

申请日：2021-02-24

申请人： 美光科技公司

发明人： S·M·I·侯赛因 ,  C·J·拉森 ,  A·查杜鲁 ,  W·O·麦金西 ,  T·J·约翰 ,  A·K·德哈亚兰 ,  P·R·莫赫纳·劳

IPC分类号： H01L27/11578 ,  H01L27/11575 ,  H01L27/11568 ,  H01L21/8234 ,  G06F3/06

摘要： 本发明提供一种电子装置，其包括邻近于源极的下部叠组及上部叠组。所述下部叠组及所述上部叠组中的每一者包括交错导电材料及介电材料的层级。所述下部叠组及所述上部叠组中的每一者还包括阵列区域及一或多个非阵列区域。存储器支柱位于所述阵列区域的所述下部叠组及所述上部叠组中，且所述存储器支柱经配置以可操作地耦合到所述源极。虚设支柱位于所述一或多个非阵列区域的所述上部叠组中，且所述虚设支柱经配置以与所述源极电隔离。另一导电材料位于所述一或多个非阵列区域的所述上部叠组及所述下部叠组中。还公开额外电子装置及形成电子装置的相关系统及方法。

公开(公告)号：CN115360197A

公开(公告)日：2022-11-18

申请号：CN202211056681.4

申请日：2019-10-28

申请人： 长江存储科技有限责任公司

发明人： 耿万波 ,  薛磊 ,  刘庆波 ,  薛家倩 ,  姚兰 ,  刘小欣

IPC分类号： H01L27/11521 ,  H01L27/11551 ,  H01L27/11568 ,  H01L27/11578

摘要： 本申请实施例公开了一种三维存储器及其制作方法，该制作方法先在衬底和堆叠结构之间形成第一牺牲层，然后在所述堆叠结构形成通道结构和栅线缝隙等结构后，去除所述第一牺牲层，并填充外延结构，使得外延结构形成在所述第一牺牲层所在的区域，即不再将所述外延结构形成在通道孔的底部，而是将外延结构形成在衬底表面以及通道结构中第一导电层朝向所述存储层一侧的部分侧壁区域，从而在保证所述外延结构与所述通道结构中的第一导电层电连接的基础上，降低所述外延结构的工艺难度，提高所述外延结构的一致性。

公开(公告)号：CN115360169A

公开(公告)日：2022-11-18

申请号：CN202210904642.9

申请日：2016-09-27

申请人： 桑迪士克科技有限责任公司

发明人： F.富山 ,  Y.水谷 ,  小川裕之 ,  Y.降幡 ,  J.于 ,  J.卡伊 ,  J.刘 ,  J.阿尔斯梅尔

IPC分类号： H01L23/538 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578

摘要： 公开了一种半导体结构，包括：存储器层级组件，位于半导体衬底之上且包含至少一个交替堆叠体和垂直延伸穿过至少一个交替堆叠体的存储器堆叠体结构；多个横向伸长的接触通孔结构，垂直延伸穿过存储器层级组件，沿着第一水平方向横向延伸，并将至少一个交替堆叠体横向分为横向间隔开的多个块，包括一组三个相邻块，包含沿着垂直于第一水平方向的第二水平方向布置的第一块、第二块和第三块，并且其中第一子组的存储器堆叠体结构延伸穿过第一块，第二子组的存储器堆叠体结构延伸穿过第二块，并且第三子组的存储器堆叠体结构延伸穿过第三块；以及贯穿存储器层级通孔区域。还公开了一种三维NAND存储器器件。

公开(公告)号：CN115274677A

公开(公告)日：2022-11-01

申请号：CN202210985441.6

申请日：2022-08-17

申请人： 长江存储科技有限责任公司

发明人： 王博文 ,  王瑜 ,  杜智超 ,  田野

IPC分类号： H01L27/11524 ,  H01L27/11529 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11578 ,  H01L21/8246

摘要： 本公开实施例公开了一种三维存储器及其制作方法以及存储系统，所述制作方法包括：提供基底，在所述基底上形成叠层结构；形成贯穿所述叠层结构的沟道孔，填充所述沟道孔以形成存储单元柱；形成贯穿所述叠层结构的电容孔，填充所述电容孔以形成电容，所述电容与所述叠层结构电隔离；其中，沿着所述电容的径向，所述电容包括：第一电极，围绕所述第一电极的第一介电层和第二电极，所述第一介电层位于所述第一电极和所述第二电极之间；其中，所述存储单元柱与所述基底耦接，所述第二电极与所述基底耦接。

公开(公告)号：CN115274410A

公开(公告)日：2022-11-01

申请号：CN202210876249.3

申请日：2022-07-25

申请人： 长江存储科技有限责任公司

发明人： 张昆 ,  张雷

IPC分类号： H01L21/027 ,  H01L27/11521 ,  H01L27/11551 ,  H01L27/11568 ,  H01L27/11578

摘要： 本申请公开了3D存储器件的结构特征图案化方法及曝光掩模，该结构特征具有端部。该曝光掩模包括：基板；以及位于所述基板上的掩模图案，所述掩模图案包括特征图形以及与所述特征图形接触的亚分辨率辅助图形，其中，所述特征图形与待制备的存储器件的特征结构相对应，所述亚分辨率辅助图形与所述特征图形中至少一个端部的至少部分接触且围绕设置在所述端部的周围，以优化所述特征结构的端部形状。在3D存储器件中，采用该曝光掩模获得的结构特征由于端部形状优化可以提高存储密度和可靠性。

公开(公告)号：CN115244666A

公开(公告)日：2022-10-25

申请号：CN202180019410.9

申请日：2021-03-02

申请人： 朗姆研究公司

发明人： 安德烈亚斯·费希尔 ,  亚伦·林恩·鲁查恩 ,  索斯藤·贝恩德·莱尔 ,  塞沙萨耶·瓦拉达拉简

IPC分类号： H01L21/3213 ,  H01L21/3205 ,  H01L21/67 ,  H01L27/11551 ,  H01L27/11578

摘要： 通过执行一或多个蚀刻循环而以高度可控方式来蚀刻钼，其中每一循环涉及将具有钼层的半导体衬底暴露于含氧反应物，以形成氧化钼，接着以三氯化硼进行处理，以将氧化钼转化成挥发性的氧氯化钼，接着以含氟反应物来处理衬底，以将在前一个反应中形成的氧化硼从衬底表面去除。在一些实施方案中，本方法是在无等离子体情况下执行且导致基本各向同性蚀刻。本方法可用在半导体处理的各种应用中，例如用于3D NAND制造中的字线隔离。

公开(公告)号：CN115223997A

公开(公告)日：2022-10-21

申请号：CN202210397396.2

申请日：2022-04-15

申请人： 三星电子株式会社

发明人： 金承允 ,  全政勋 ,  千相勋 ,  韩智勋

IPC分类号： H01L23/538 ,  H01L27/11521 ,  H01L27/11551 ,  H01L27/11568 ,  H01L27/11578

摘要： 可以提供一种半导体器件和包括其的数据存储系统。该半导体器件包括：基板；在基板上的第一焊盘层和第二焊盘层；图案结构，包括在第一焊盘层上的第一开口和在第二焊盘层上的第二开口，并具有第一区域和第二区域；栅电极，在图案结构上并各自包括焊盘区；沟道结构，在第一区域中穿透栅电极；栅极接触插塞，通过每个栅电极的焊盘区电连接到栅电极并在垂直方向上延伸以穿过第一开口并且连接到第一焊盘层；源极接触插塞，在垂直方向上延伸、穿过第二开口并连接到第二焊盘层；以及源极连接图案，在图案结构下方并与源极接触插塞和第二焊盘层接触。

公开(公告)号：CN112397520B

公开(公告)日：2022-10-21

申请号：CN202010810979.4

申请日：2020-08-13

申请人： 美光科技公司

发明人： 张晓松 ,  Y·J·胡 ,  D·A·奎利 ,  M·Z·胡斯艾因 ,  M·J·欧文 ,  D·比林斯利 ,  S·拉玛罗杰 ,  R·J·汉森 ,  王淼鑫 ,  K·W·洲

IPC分类号： H01L27/11551 ,  H01L27/11578 ,  H01L21/768

摘要： 本申请涉及一种包括包含触点通孔及导电线的结构的设备、相关方法及存储器装置。所述设备包括结构，所述结构包含上覆于下部绝缘材料的上部绝缘材料、下伏于所述下部绝缘材料的导电元件，及包括金属线及触点的导电材料。所述导电材料从所述上部绝缘材料的上部表面延伸到所述导电元件的上部表面。所述结构还包括邻近所述金属线的衬里材料。在所述触点外部的所述金属线的所述导电材料的最上表面的宽度相对小于所述触点的所述导电材料的最上表面的宽度。

公开(公告)号：CN112635484B

公开(公告)日：2022-10-04

申请号：CN202011415083.2

申请日：2020-12-07

申请人： 华虹半导体(无锡)有限公司

发明人： 李志林 ,  齐翔羽

IPC分类号： H01L27/1157 ,  H01L27/11575 ,  H01L27/11578

摘要： 本发明公开了一种NOR Flash的工艺方法：第一步，划分NOR Flash的存储单元区域以及外围区域，分别制作各个隔离阱，形成阈值电压调节注入层，并淀积形成存储单元区域多晶硅以及外围区域多晶硅；第二步，通过掩膜版定义刻蚀打开存储单元区域多晶硅的窗口，将存储单元区域多晶硅暴露；第三步，对打开的存储单元区域多晶硅的窗口内的存储单元区域多晶硅进行回刻蚀，然后去除光刻胶；第四步，在衬底整体表面淀积层间介质。本发明在淀积层间介质之前先对存储单元区域的多晶硅进行一次回刻蚀，降低存储器单元多晶硅厚度，减少了存储器单元多晶硅与外围区域多晶硅之间的高度差，层间介质淀积过程中避免了空洞的形成，也提高了存储器单元多晶硅区域的接触孔填充能力。