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公开(公告)号：CN119584551A
公开(公告)日：2025-03-07
申请号：CN202311154165.X
申请日：2023-09-07
Applicant: 长江存储科技有限责任公司
IPC: H10B80/00 , H01L23/538 , H01L21/768
Abstract: 本申请实施方式提供了一种半导体器件、存储器系统以及半导体器件的制造方法。该半导体器件包括：第一半导体结构，包括：多个第一存储单元，沿第一方向和第二方向阵列排布；第一位线，位于第一存储单元在第三方向上的一侧，并沿第一方向延伸，与沿第一方向排布的第一存储单元连接；以及第二半导体结构，包括：多个第二存储单元，沿第一方向和第二方向阵列排布；第二位线，位于第二存储单元在第三方向上的一侧，并沿第一方向延伸，与沿第一方向排布的第二存储单元连接；其中，第一半导体结构与第二半导体结构连接，并沿第三方向排布，第一方向、第二方向以及第三方向彼此相交。
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公开(公告)号：CN119584533A
公开(公告)日：2025-03-07
申请号：CN202311147457.0
申请日：2023-09-06
Applicant: 长江存储科技有限责任公司
IPC: H10B12/00
Abstract: 本公开提供了一种半导体结构及其制备方法、存储系统，涉及半导体芯片技术领域，旨在解决如何降低晶体管之间产生的电磁干扰问题。半导体结构包括多个有源柱、栅极结构和隔离结构。多个有源柱沿第一方向和第二方向阵列排布。栅极结构沿第一方向延伸，且位于相邻的两行有源柱之间。隔离结构沿第一方向延伸，且位于相邻的两行有源柱之间。其中，隔离结构和栅极结构在第二方向上交替排列，且分别位于有源柱的相对两侧。隔离结构包括屏蔽层、第一介质层和第一绝缘层，沿第三方向，第一绝缘层位于屏蔽层的一侧，第一介质层至少部分位于屏蔽层远离第一绝缘层的另一侧。上述半导体结构用于实现数据的读取和写入操作。
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公开(公告)号：CN119580801A
公开(公告)日：2025-03-07
申请号：CN202311148398.9
申请日：2023-09-06
Applicant: 长江存储科技有限责任公司
Abstract: 本公开实施提供一种存储器及其操作方法、存储器系统。所述存储器包括：存储单元阵列和耦接至所述存储单元阵列的外围电路；所述存储单元阵列包括多个存储块，每个所述存储块包括多个存储串；每个所述存储串包括依次串联连接在位线和源极线之间的上选择管、存储单元和下选择管；其中，同一所述存储块中全部下选择管形成下选择管集合；所述外围电路被配置为：对所述存储块中的存储单元进行编程操作；对所述下选择管集合中的至少部分所述下选择管进行擦除操作。
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公开(公告)号：CN119556846A
公开(公告)日：2025-03-04
申请号：CN202311136168.0
申请日：2023-09-01
Applicant: 长江存储科技有限责任公司
IPC: G06F3/06
Abstract: 本公开实施例提供一种存储器控制器及其操作方法、存储器系统。该存储器控制器包括缓存器以及与缓存器耦接的处理器；缓存器被配置为缓存第一逻辑地址组；其中，第一逻辑地址组用于指示连续的N个第一逻辑地址，N为大于1的整数；N个第一逻辑地址所对应的N笔第一数据的数据类型相同；处理器被配置为基于第一逻辑地址组生成第一标识码，并将第一标识码缓存至缓存器中；其中，第一标识码用于指示N笔第一数据的数据类型。
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公开(公告)号：CN119545807A
公开(公告)日：2025-02-28
申请号：CN202311109348.X
申请日：2023-08-30
Applicant: 长江存储科技有限责任公司
Abstract: 本公开提供了一种半导体结构及其制备方法、存储系统，涉及半导体芯片技术领域，旨在解决电容器存在性能不佳的问题。半导体结构包括：堆叠结构、第二导电层以及存储功能层。堆叠结构包括交替层叠设置的多个第一导电层和多个隔离层；第二导电层贯穿堆叠结构；存储功能层位于第一导电层和第二导电层之间，且围绕第二导电层。第一导电层包括板线层和导电图案，导电图案位于板线层和存储功能层之间，且围绕存储功能层。通过上述设置，以避免在板线层的侧壁直接形成存储功能层，进而避免板线层被氧化成氧化硅层，有利于改善存储功能层的极化翻转受到阻碍的问题，进而提高电容器的性能。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。
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Patent Agency Ranking
公开(公告)号：CN119541591A
公开(公告)日：2025-02-28
申请号：CN202311114100.2
申请日：2023-08-29
Applicant: 长江存储科技有限责任公司
Abstract: 本申请实施例提供一种存储器装置的操作方法、存储器装置及存储器系统。其中，所述存储器装置包括属于同一存储器串且相邻的第一存储单元和第二存储单元；所述方法包括：执行第一编程操作，使得所述第一存储单元被编程到第一数据态；执行第二编程操作；所述第二编程操作包括：对所述第二存储单元进行编程；且根据所述第一数据态确定的第一参考验证信息对所述第二存储单元进行验证。
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公开(公告)号：CN119541590A
公开(公告)日：2025-02-28
申请号：CN202311095166.1
申请日：2023-08-28
Applicant: 长江存储科技有限责任公司
Inventor： 游开开
Abstract: 公开了用于减少NAND闪速存储器中的编程干扰的示例性存储器装置、存储器系统和方法。一种示例性方法包括：在第一时间处并且在存储器单元阵列中的第一存储器单元的编程操作的沟道准备时段期间向耦合至所述第一存储器单元的第一字线施加第一电压。在所述第一时间之后的第二时间处并且在沟道准备时段期间向第一字线施加第二电压，其中，第二电压低于第一电压。在沟道准备时段之后并且在第一存储器单元的编程操作期间向第一字线施加编程电压。
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公开(公告)号：CN119541587A
公开(公告)日：2025-02-28
申请号：CN202311113550.X
申请日：2023-08-29
Applicant: 长江存储科技有限责任公司
Inventor： 冯宇飞
Abstract: 本申请公开了存储器的操作方法、存储器、存储器控制器及存储系统。存储器包括多个存储单元的存储单元阵列，存储单元存储m个比特信息，存储单元通过m组逻辑页数据对应2m个预设数据态中的2n个有效数据态来存储n个有效比特信息，且对应于各组逻辑页数据设有对应于各预设数据态的预设读取电压，m为大于1的正整数，n为大于1且小于m的正整数。方法包括：接收读取命令，对应于接收的读取命令包括前缀命令，根据前缀命令确定读取第一至第n组逻辑页数据中各有效数据态的特用读取电压；第n组逻辑页数据的特用读取电压个数小于第n组逻辑页数据的预设读取电压个数。本申请减少读取次数有利于改善读取速度，提高存储器的操作性能。
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公开(公告)号：CN119536618A
公开(公告)日：2025-02-28
申请号：CN202311114208.1
申请日：2023-08-29
Applicant: 长江存储科技有限责任公司
Inventor： 程墨
IPC: G06F3/06
Abstract: 本公开实施例提供了一种主机系统、存储器系统、电子设备及操作方法、存储介质；其中，主机系统，包括：主机控制器，主机控制器与存储器系统耦接，存储器系统包括存储器装置，存储器装置包括多个存储块，多个存储块包括第一存储区和第二存储区，第二存储区中每个存储单元存储比特数小于第一存储区中每个存储单元存储比特数；存储器装置包括多个区域；主机控制器被配置为：发送第一指令，第一指令指示将多个区域中热门区域的数据存储于第二存储区中；热门区域是根据计算机程序的访问信息和计算机程序的数据访问情况确定的。
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公开(公告)号：CN119521784A
公开(公告)日：2025-02-25
申请号：CN202311009211.7
申请日：2023-08-10
Applicant: 长江存储科技有限责任公司
Abstract: 本申请实施例提供一种半导体器件及其制造方法、存储器系统，其中，半导体器件包括：有源柱阵列，包括若干列有源柱和若干行有源柱；多条栅极结构，一条栅极结构覆盖至少一行有源柱的部分侧壁；以及多条隔离结构，位于相邻的两条栅极结构之间的两行有源柱之间，包括第一隔离结构和第二隔离结构；所述第二隔离结构靠近所述有源柱阵列至少一侧最边缘的行有源柱；所述第一隔离结构位于所述第二隔离结构远离所述最边缘的行有源柱的一侧；其中，第一隔离结构和第二隔离结构的组成材料不同。
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