公开(公告)号：CN106373608B

公开(公告)日：2019-08-09

申请号：CN201510587594.5

申请日：2015-09-16

申请人： 旺宏电子股份有限公司

发明人： 铃木淳弘 ,  李致维 ,  古绍泓

IPC分类号： G11C16/06 ,  G11C16/10

CPC分类号： G11C16/24 ,  G11C16/0466 ,  G11C16/0483 ,  G11C16/10

摘要： 本发明提供一种用于降低非易失性存储器装置的位线复原时间的方法与装置。在一示范实施例中，一非易失性存储器装置包括非易失性存储单元的三维阵列，此三维阵列包括数个区块，每一区块包括数条NAND串，每一NAND串耦接至一位线与数条字线，数条字线与数条NAND串正交地排列，并在数条NAND串的表面与数条字线之间的交叉点处建立数个存储单元，且一第一组放电晶体管设置在三维阵列的一边缘处，并耦接至一对应的位线，用于位线放电，且一第二组放电晶体管设置成使位线电位的一第一部分通过第一放电晶体管放电，并使一第二部分通过第二组放电。

公开(公告)号：CN105830163B

公开(公告)日：2019-08-02

申请号：CN201480069387.4

申请日：2014-12-05

申请人： 桑迪士克科技有限责任公司

发明人： 罗汉·帕特尔 ,  保-灵·葛 ,  尤金·塔姆

IPC分类号： G11C11/56 ,  G11C16/34 ,  G11C29/02

CPC分类号： G11C16/3459 ,  G11C11/5628 ,  G11C16/10 ,  G11C16/26 ,  G11C16/3454 ,  G11C29/025 ,  G11C2029/1202 ,  G11C2211/5621

摘要： 本文中公开了用于确定是否存在由于对非易失性存储元件进行编程而发生的缺陷的技术。示例缺陷包括：断开的字线、控制栅与衬底的短路、字线与字线的短路、双重写入等。可以将存储器单元编程，使得存在存储器单元在不同数据状态中的基本上均匀的分布。在进行编程之后，以一个或更多个参考电平对存储器单元进行感测。基于该感测，策略性地形成存储器单元的两个子组，以使得能够以简单且高效的方式对缺陷进行检测。子组可以具有对数据状态的一定程度的分隔，以避免漏掉缺陷。将一个子组中的存储器单元的数目与另一子组中的存储器单元的数目进行比较。如果在两个子组之间存在显著的不平衡，则检测到缺陷。

公开(公告)号：CN105097029B

公开(公告)日：2019-07-26

申请号：CN201510446339.9

申请日：2015-07-27

申请人： 联想(北京)有限公司

发明人： 张红蕾 ,  谢晓辉 ,  李志刚

IPC分类号： G11C16/06 ,  G11C16/30 ,  G11C16/34

CPC分类号： G11C16/30 ,  G11C16/10 ,  G11C16/14

摘要： 本发明公开了一种存储设备及信息处理方法，所述存储设备包括第一供电单元以及至少一个第一存储单元，所述至少一个第一存储单元中存储有第一数据，所述第一数据与所述第一存储单元中的电荷数相关；所述第一供电单元与所述至少一个第一存储单元电连接；所述存储设备还包括：第一控制单元，用于控制所述第一供电单元按照预定的策略向所述至少一个第一存储单元供电，以使所述第一存储单元中的电荷数满足第一预设条件。

公开(公告)号：CN103971739B

公开(公告)日：2019-07-16

申请号：CN201410045093.X

申请日：2014-02-07

申请人： 三星电子株式会社

发明人： 郭东勋 ,  朴起台

IPC分类号： G11C16/06 ,  G06F12/02

CPC分类号： G11C16/10 ,  G11C11/5628 ,  G11C16/22

摘要： 一种存储系统及其编程方法。存储系统包括：非易失性存储设备；以及存储控制器，被配置为控制所述非易失性存储设备，使得通过第一编程模式和第二编程模式中的一个对与所述非易失性存储设备的所选择的行相连接的存储单元进行编程。在所述第一编程模式，将数目与最大页数目相对应的多个逻辑页存储在所述存储单元；以及在所述第二编程模式，使用与在所述第一编程模式中使用的不同的偏置条件将数目小于所述最大页数目的一个或多个逻辑页存储在所述存储单元。

公开(公告)号：CN106205715B

公开(公告)日：2019-06-28

申请号：CN201610634627.1

申请日：2016-08-04

申请人： 芯成半导体(上海)有限公司

发明人： 林志光 ,  沈安星 ,  谢健辉

IPC分类号： G11C16/26 ,  G11C16/10

CPC分类号： G11C16/0425 ,  G11C7/12 ,  G11C16/0466 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/26 ,  G11C16/34

摘要： 本发明涉及半导体器件，公开了一种闪存的操作方法。本申请中，在对闪存单元执行读取操作时，同一行的选择栅PMOS晶体管的栅极所连接形成的第一控制线的电位从正电源电压切换到0V，由于不需要从正电压切换到负电压，大大降低了泵浦电路的功耗，同时对选择栅PMOS晶体管的栅极氧化层厚度和阈值电压进行适当的设置，使得被选中读取的闪存单元的读取电流能够准确代表被读取单元的状态。此外，在读取路径上去掉高压器件、仅使用低压器件，可以在执行读取操作时显著提高读速度。

公开(公告)号：CN106158029B

公开(公告)日：2019-06-28

申请号：CN201510196431.4

申请日：2015-04-23

申请人： 华邦电子股份有限公司

发明人： 李钟午

IPC分类号： G11C16/10 ,  G11C16/34

CPC分类号： G11C16/10 ,  G11C16/12 ,  G11C16/14 ,  G11C16/24 ,  G11C16/26

摘要： 本发明提供了一种页面缓冲器，所述页面缓冲器包括预先充电开关、第一开关、读取开关、写入开关、闩锁电路、数据开关以及致能开关。预先充电开关耦接于供应节点以及位线之间，供应电压提供至供应节点，位线耦接至所选择的存储器单元。第一开关耦接于位线以及数据节点之间，读取开关耦接于数据节点以及输入/输出节点之间，写入开关耦接于与数据节点互为反相的反相数据节点以及输入/输出节点之间。闩锁电路耦接于数据节点以及反相数据节点之间，数据开关耦接于反相数据节点以及第一节点之间，致能开关耦接于第一节点以及接地端之间。本发明可以降低芯片的面积。

公开(公告)号：CN105824575B

公开(公告)日：2019-06-18

申请号：CN201610027762.X

申请日：2016-01-15

申请人： 慧荣科技股份有限公司

发明人： 邱慎廷

IPC分类号： G06F3/06 ,  G11C16/34

CPC分类号： G06F12/0246 ,  G06F13/16 ,  G06F2212/1016 ,  G06F2212/7207 ,  G06F2212/7208 ,  G11C16/10 ,  G11C16/102 ,  G11C16/3459

摘要： 本发明提出一种具有一编程状态的存储器系统，包括至少一第一存储器、至少一第二存储器以及一控制器。至少一第一存储器的每一者具有多个存储区域以储存数据。至少一第二存储器的每一者具有多个存储区域，用以编程来自该至少一第一存储器的该数据。控制器耦接该第二存储器，用以纪录该数据的一编程状态。当该至少一第一存储器或该至少一第二存储器即将被使用时，借由探询该编程状态检查该编程是否成功，并且该至少一第一存储器储存该数据直到该编程被检查为成功。

公开(公告)号：CN106233455B

公开(公告)日：2019-06-07

申请号：CN201580019455.0

申请日：2015-04-20

申请人： 株式会社佛罗迪亚

发明人： 品川裕 ,  葛西秀男 ,  川嶋泰彦 ,  樱井良多郎 ,  谷口泰弘

IPC分类号： G11C16/04 ,  G11C16/10 ,  G11C16/14 ,  G11C16/26 ,  G11C14/00 ,  H01L29/423 ,  H01L27/11558

CPC分类号： G11C14/0063 ,  G11C16/0441 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/14 ,  G11C16/26 ,  H01L27/11524 ,  H01L27/11558 ,  H01L29/42328

摘要： 本发明提供一种非易失性半导体存储装置，在存储单元(1a)中，第一深阱(DW1)和第二深阱(DW2)不受相互约束，能够对第一深阱和第二深阱分别施加第一阱(W1)的电容晶体管(3a、3b)、或第二阱(W2)的写入晶体管(4a、4b)的动作所需的电压。由此，在存储单元中，能够将第一深阱和第一阱之间的电压差、或第二深阱和第二阱之间的电压差变为小于发生隧道效应的电压差(18V)，因此能够使第一深阱和第一阱之间的结电压、或第二深阱和第二阱之间的结电压变小，从而能够混载在电路结构被微细化且结耐压较低的电路元件上。

公开(公告)号：CN109686393A

公开(公告)日：2019-04-26

申请号：CN201811156414.8

申请日：2018-09-30

申请人： 三星电子株式会社

发明人： 申晧荣 ,  吴明姬

IPC分类号： G11C16/10 ,  G11C16/08 ,  G11C16/24

CPC分类号： G11C16/10 ,  G11C7/04 ,  G11C11/4074 ,  G11C16/0425 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/24 ,  G11C16/30 ,  G11C16/3418 ,  G11C2216/04 ,  H01L29/42328 ,  H01L29/7884

摘要： 一种闪存设备包括第一存储器单元、第二存储器单元、行解码器和偏置发生器。第一存储器单元是所选存储器单元，第二存储器单元是与连接到第一存储器单元的位线连接的未选存储器单元。行解码器控制要施加到第一存储器单元的字线电压并控制要施加到第二存储器单元的未选源极线电压。偏置发生器基于随环境温度而改变的第一字线晶体管的阈值电压来生成字线电压，并基于所选位线的电压电平来生成未选源极线电压。

公开(公告)号：CN109671462A

公开(公告)日：2019-04-23

申请号：CN201810863665.3

申请日：2018-08-01

申请人： 三星电子株式会社

发明人： 金灿河 ,  康淑恩 ,  金志秀 ,  卢承京 ,  李东起 ,  李允宑 ,  李镇旭 ,  李熙元 ,  张俊锡 ,  崔永夏

IPC分类号： G11C16/26

CPC分类号： G11C16/10 ,  G06K9/6223 ,  G06K9/6226 ,  G11C5/063 ,  G11C8/12 ,  G11C16/08 ,  G11C16/3445 ,  G11C16/3459 ,  G11C29/021 ,  G11C29/028 ,  G11C29/50004 ,  G11C16/26

摘要： 一种包括控制器的存储设备的操作方法：从非易失性存储器接收读取数据；基于接收到的读取数据测量分别对应于非易失性存储器的多个存储单元块的多个阈值电压分布；基于所测量的多个阈值电压分布来测量多个存储单元块之间的分布变化；基于所测量的分布变化来动态地确定用于非易失性存储器的操作参数；以及向非易失性存储器发送操作命令、地址和与该地址相对应的至少一个操作参数。