公开(公告)号：CN105260258B

公开(公告)日：2019-08-06

申请号：CN201510405545.5

申请日：2015-07-10

申请人： 三星电子株式会社

发明人： 胡潮红 ,  姜郁成 ,  郑宏忠

IPC分类号： G06F11/10

CPC分类号： G06F11/1044 ,  G06F11/1012 ,  G06F11/1024 ,  G06F11/1048 ,  G06F11/106 ,  G06F11/108 ,  G06F2211/1057

摘要： 示例性实施例提供了层级ECC单芯片和双芯片CHIPKILL方案。所述层级错误校正码(ECC)Chipkill系统包括：装置ECC，兼容到多个存储装置的至少一部分中，校正相应的存储装置中的n位存储装置级失效，并当任何存储装置级失效大于n位且超过装置ECC装置的校正能力时发送存储装置失效信号；以及系统级ECC装置，在所述多个存储装置之外，响应于接收存储装置失效信号以基于系统ECC奇偶校验来校正存储装置失效。

公开(公告)号：CN106371761B

公开(公告)日：2019-07-05

申请号：CN201510890434.8

申请日：2015-12-07

申请人： 东芝存储器株式会社

发明人： 菅野伸一

IPC分类号： G06F3/06

CPC分类号： G06F11/1008 ,  G06F11/1012 ,  G06F11/1044 ,  G06F11/1068 ,  G06F11/108 ,  G11C16/349 ,  H03M13/05 ,  H03M13/611

摘要： 本发明的实施方式提供对各种各样的数据的存储有用的内存系统以及非易失性内存的控制方法。根据实施方式，内存系统具备非易失性内存和控制器。所述控制器对用于分别保存具有不同更新频度的多种数据的多个命名空间进行管理。所述控制器使用用于抑制内存单元的消耗的第1编码处理对写入数据进行编码而生成第1编码数据，通过对所述第1编码数据附加纠错码而生成应被写入所述非易失性内存的第2编码数据。所述控制器基于应被写入所述写入数据的命名空间，变更所述第1编码数据与所述纠错码的比率。

公开(公告)号：CN106981296B

公开(公告)日：2019-06-21

申请号：CN201710043273.8

申请日：2017-01-19

申请人： 威盛电子股份有限公司

发明人： 戴颖煜 ,  朱江力

IPC分类号： G06F11/10 ,  G11B20/18

CPC分类号： H03M13/1128 ,  G06F11/1012

摘要： 低密度奇偶校验(LDPC)装置与其操作方法。所述LDPC装置包括LDPC迭代计算电路、决定位存储电路与收敛检测电路。LDPC迭代计算电路进行LDPC迭代运算，以获得对应变量节点的新决定位值。决定位存储电路使用新决定位值来更新多个旧决定位值中的一个对应旧决定位值。收敛检测电路存储多个校验节点的每一个的校验和。收敛检测电路使用新决定位值与对应旧决定位值来更新这些校验和中的一个对应校验和。收敛检测电路依据这些校验节点的这些校验和，来判定LDPC迭代运算是否为收敛。

公开(公告)号：CN106021636B

公开(公告)日：2019-06-14

申请号：CN201610205798.2

申请日：2016-03-31

申请人： 阿尔特拉公司

发明人： H·H·施密特 ,  M·D·赫顿

IPC分类号： G06F17/50

CPC分类号： G06F11/1068 ,  G06F11/0787 ,  G06F11/1004 ,  G06F11/1012 ,  G06F11/1044 ,  G06F17/5054 ,  G11C29/52 ,  H03M13/05

摘要： 一种计算机辅助设计(CAD)工具可以标识配置数据中的无关位。该配置数据中的无关位可以改变极性，而不会影响电路设计的功能。该CAD工具可以计算错误检查码(例如，用于二维奇偶校验检查的奇偶校验位)并将错误检查码插入到配置数据中。例如，该CAD工具可以用错误码替代配置数据中的无关位。该配置数据可以存储在可编程集成电路上的配置存储器单元中，从而利用错误码在可编程集成电路上实现电路设计。在执行过程中，可编程集成电路可以执行错误检查并基于嵌入的错误码检测和校正配置数据中的错误。

公开(公告)号：CN109669803A

公开(公告)日：2019-04-23

申请号：CN201811442640.2

申请日：2018-11-29

申请人： 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))

发明人： 张战刚 ,  雷志锋 ,  彭超 ,  何玉娟 ,  黄云 ,  恩云飞

IPC分类号： G06F11/10

CPC分类号： G06F11/1044 ,  G06F11/1012

摘要： 本发明涉及用于降低ECC存储器的软错误率的方法和装置。提供了一种用于降低ECC存储器的软错误率的方法，该方法包括：获取ECC存储器的软错误率的函数关系；根据函数关系确定ECC存储器的软错误率的初始值；判断ECC存储器的软错误率的初始值是否大于预设目标软错误率；当ECC存储器的软错误率的初始值大于预设目标软错误率时，对ECC存储器的外围电路进行加固，以使得加固后的ECC存储器的软错误率小于或等于预设目标软错误率。上述方法可指导ECC存储器的外围电路抗软错误优化设计，将外围电路加固设计程度定量化，实现既降低总体软错误率又不过度加固的目的，保证ECC存储器的软错误率达到实际工程要求。

公开(公告)号：CN104166629B

公开(公告)日：2019-04-19

申请号：CN201410219865.7

申请日：2014-05-19

申请人： 马维尔国际贸易有限公司

发明人： S·K·奇尔拉帕加瑞 ,  G·伯德

IPC分类号： H03M13/11 ,  H03M13/37

CPC分类号： H03M13/1111 ,  G06F11/1012 ,  G06F11/1048 ,  G06F11/1068 ,  G11C29/52 ,  H03M13/1105 ,  H03M13/1108 ,  H03M13/2927 ,  H03M13/2957 ,  H03M13/2975 ,  H03M13/3707 ,  H03M13/3738 ,  H03M13/3746 ,  H03M13/3927 ,  H03M13/41 ,  H03M13/45 ,  H03M13/458 ,  H03M13/6513

摘要： 一种用于非易失性存储设备的控制器，包括传送控制模块和解码器模块。该传送控制模块被配置为请求从闪存存储模块读取数据。要被读取的数据包括对应于第一码字的数据。该传送控制模块被配置为从该闪存存储模块接收对应于该第一码字的硬判决。该传送控制模块被配置为从该闪存存储模块接收对应于该第一码字的软信息。在不接收对应于另一个码字的任何介入中间的硬判决或软信息的情况下，接收对应于该第一码字的该硬判决和对应于该第一码字的该软信息两者。该解码器模块被配置为使用对应于该第一码字的该硬判决和该软信息来解码该第一码字。

公开(公告)号：CN108694100A

公开(公告)日：2018-10-23

申请号：CN201810261604.X

申请日：2018-03-27

申请人： 株式会社村田制作所

发明人： 新富雄二

IPC分类号： G06F11/10

CPC分类号： H03M13/098 ,  H04L1/0045 ,  H04L1/0061 ,  H04L1/0063 ,  G06F11/1048 ,  G06F11/1012

摘要： 本发明提供一种变换处理后的串行二值数据的奇偶校验位能够反映在变换处理前的串行二值数据中产生的位值的错误的数据变换装置。第一奇偶校验计算器(50)对变换处理前的串行二值数据(SDATA1)计算一位第一奇偶校验位(PB1)。第二奇偶校验计算器(60)对变换处理后的串行二值数据(SDATA2)计算一位第二奇偶校验位(PB2)。在第一奇偶校验位(PB1)与第二奇偶校验位(PB2)不一致时，多工器(20)输出通过将附加于变换处理前的串行二值数据(SDATA1)的一位奇偶校验位(P1)反转而得到的奇偶校验位，作为变换处理后的串行二值数据(SDATA2)的奇偶校验位(P2)。

公开(公告)号：CN108694098A

公开(公告)日：2018-10-23

申请号：CN201810164225.9

申请日：2018-02-27

申请人： 桑迪士克科技有限责任公司

发明人： R.罗姆 ,  I.戈登堡 ,  A.巴扎尔斯基 ,  E.沙伦 ,  R.扎米尔 ,  I.阿尔罗德 ,  S.阿赫滕伯格

IPC分类号： G06F11/10 ,  G06F3/06

CPC分类号： H03M13/11 ,  G06F3/0619 ,  G06F3/0655 ,  G06F3/0688 ,  G06F11/1012 ,  H03M13/1125 ,  H03M13/116 ,  H03M13/27 ,  H03M13/6566 ,  G06F11/1032 ,  G06F3/0644

摘要： 存储设备可以针对存储器的不同存储器区域不同地编程数据。在一些实施例中，存储设备可以针对不同的存储器区域使用不同的码本。在其它实施例中，存储设备可以针对不同的存储器区域不同地修改比特顺序。存储设备使用什么码本或存储设备对特定存储器区域执行什么比特顺序修改可以取决于存储器区域特定的坏存储位置。在使用不同的码本的情况下，可以从库中选择最佳码本，或者可以基于存储器区域的坏存储位置修改码本。

公开(公告)号：CN108351819A

公开(公告)日：2018-07-31

申请号：CN201680063428.8

申请日：2016-10-26

申请人： 净睿存储股份有限公司

发明人： 约翰·科尔格洛夫 ,  伊桑·米勒

IPC分类号： G06F11/10

CPC分类号： H03M13/353 ,  G06F11/1012 ,  G06F11/1076

摘要： 动态调整存储设备的错误校正作用等级，包括：从存储阵列控制器接收在尝试从存储设备读取数据时要执行的错误校正作用等级；识别读取数据的尝试导致了错误；以及确定尝试校正错误所需的错误校正作用等级的量是否超过在尝试从存储设备读取数据时要执行的错误校正作用等级。

公开(公告)号：CN103197985B

公开(公告)日：2018-07-13

申请号：CN201210441123.X

申请日：2012-11-01

申请人： 索尼公司

发明人： 藤波靖 ,  筒井敬一 ,  中西健一 ,  足立直大 ,  大久保英明 ,  山本真纪子

IPC分类号： G06F11/10 ,  G06F12/06

CPC分类号： G06F11/1012

摘要： 本发明了公开了一种存储控制装置。在此所公开的技术的实施例旨在灵活地设置将纠错码附加到存储在存储器中的一组数据序列的规则。存储控制装置具有纠错码附加规则保持块和纠错部。纠错码附加规则保持块通过将把纠错码附加到存储在存储器中的一组数据序列的规则与该组数据序列的每一个地址的数据相关联来保持所述规则。如果发生对存储器的访问，纠错部就根据与发生访问的地址有关的附加规则来对存储在存储器中的一组数据序列执行纠错。