公开(公告)号：CN116264453A

公开(公告)日：2023-06-16

申请号：CN202310151797.4

申请日：2023-02-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林钲祐 ,  简永溱 ,  高嘉鸿 ,  高章瑞 ,  庄惠中

IPC: H03K5/134 ,  H03K5/156 ,  G06F30/32

Abstract: 一种集成电路(integrated circuit，IC)装置，包含一主闩锁电路，具有一第一时脉输入与一数据输出、一副闩锁电路，具有一第二时脉输入与一数据输入，电性耦接至该主闩锁电路的该数据输出、以及一时脉电路。该时脉电路通过一第一电连接电性耦接至该第一时脉输入，该第一电连接用以具有一第一时间延迟，该第一时间延迟介于该时脉线路与该第一时脉输入之间。该时脉电路通过一第二电连接电性耦接至该第二时脉输入，该第二电连接用以具有一第二时间延迟，该第二时间延迟介于该时脉电路与该第二时脉输入之间。该第一时间延迟长于该第二时间延迟。

公开(公告)号：CN118156267A

公开(公告)日：2024-06-07

申请号：CN202410178477.2

申请日：2024-02-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张瀚中 ,  张光庆 ,  高嘉鸿 ,  郑博之 ,  庄惠中

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种半导体器件的单元区包括：在衬底上形成为预定形状的有源区(AR)，所述有源区包括具有第一形状并相应地具有第一和第二掺杂剂类型的第一AR和第二AR、具有第二形状并具有第二掺杂剂类型的第三AR、以及具有第三形状并具有第一掺杂剂类型的第四AR。第一AR和第二AR布置在单元区的第一区域中。第三AR和第四AR布置在单元区的第二区域中。第二区域相对于第一方向(例如，Y轴(垂直邻接结构)或X轴(水平邻接结构))与第一区域相邻。第一形状小于第二形状。第二形状小于第三形状。本申请的实施例还公开了一种形成半导体器件的方法。

公开(公告)号：CN115497959A

公开(公告)日：2022-12-20

申请号：CN202210449072.9

申请日：2022-04-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 高嘉鸿 ,  庄惠中

IPC: H01L27/118 ,  H01L21/8238

Abstract: 本揭示文件关于一种集成电路以及其制造方法。集成电路包含第一、第二及第三半导体单元区。第一单元区包含具有第一掺杂类型的第一主动区。第二半导体单元区在第二方向上连接第一单元区，且包含相应地具有第二掺杂类型及第一掺杂类型的第二主动区及第三主动区。第二主动区在第一主动区与第三主动区之间。第三单元区在第二方向上连接第二单元区，且包含具有第二掺杂类型的第四主动区。第三主动区在第四主动区与第二主动区之间。第二半导体单元区具有高度2H，且第一、第二及第三半导体单元区共同具有高度3H。

公开(公告)号：CN117096151A

公开(公告)日：2023-11-21

申请号：CN202310926397.6

申请日：2023-07-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄惠中 ,  黎家豪 ,  林姿颖 ,  高嘉鸿 ,  杨荣展 ,  高章瑞

IPC: H01L27/02 ,  H03K17/687 ,  H01L21/8234

Abstract: 本申请的实施例提供了一种触发器及其制造方法。触发器包括在第一方向上延伸并且位于衬底的第一层级上的第一有源区、第二有源区、第三有源区和第四有源区。第一有源区对应于第一类型的第一组晶体管。第二有源区对应于不同于第一类型的第二类型的第二组晶体管。第三有源区对应于第二类型的第三组晶体管。第四有源区对应于第一类型的第四组晶体管。触发器还包括第一栅极结构，第一栅极结构在第二方向上延伸，至少与第二有源区和第三有源区重叠，并且位于不同于第一层级的第二层级上。第一栅极结构配置为接收第一时钟信号。

公开(公告)号：CN115528044A

公开(公告)日：2022-12-27

申请号：CN202210685362.3

申请日：2022-06-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张玮玲 ,  陈志良 ,  庄惠中 ,  吴佳典 ,  高嘉鸿

IPC: H01L27/118 ,  H01L27/02

Abstract: 一种集成电路装置及其制造方法及系统，集成电路(integrated circuit，IC)装置包括电路区域、在电路区域上方的下部金属层、及在下部金属层上方的上部金属层。下部金属层包括沿着第一轴延长的多个下部导电图案。上部金属层包括沿着横向于第一轴的第二轴延长的多个上部导电图案。多个上部导电图案包括用以将电路区域电气耦接到电路区域外部的外部电路的至少一个输入或输出。上部金属层进一步包括与在多个上部导电图案之中的第一上部导电图案连续并且沿着第一轴从此第一上部导电图案突出的第一横向上部导电图案。第一横向上部导电图案是在多个下部导电图案之中的第一下部导电图案上方并且电气耦接到此第一下部导电图案。

公开(公告)号：CN220584681U

公开(公告)日：2024-03-12

申请号：CN202321561926.9

申请日：2023-06-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 严柏显 ,  高嘉鸿 ,  庄惠中 ,  杨荣展

IPC: G06F30/392 ,  H01L27/02

Abstract: 集成电路结构包括第一区块，包括多个第一单元，第一单元中的每一者具有第一单元高度；及第二区块，包括多个第二单元，第二单元中的每一者具有第二单元高度。第一区块以等于零或小于第一或第二单元高度中的任一者的间距设置在第二区块旁边。

公开(公告)号：CN222531675U

公开(公告)日：2025-02-25

申请号：CN202421034639.7

申请日：2024-05-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王奕文 ,  郑博之 ,  高嘉鸿 ,  张光庆 ,  林姿颖 ,  高章瑞

IPC: H03K19/0944 ,  H10D84/85

Abstract: 本揭露提供一种集成电路。集成电路包括各自使用至少一个强主动区结构中的强晶体管来实施的第一时控转发开关及第二时控转发开关。所述集成电路亦包括各自使用至少一个弱主动区结构中的弱晶体管来实施的第一时控反相器及第二时控反相器。所述集成电路更包括与第一时控反相器交叉耦接的第一反相器及与第二时控反相器交叉耦接的第二反相器。第一时控转发开关的输出与第一时控反相器的输出进行导电连接，且第二时控转发开关的输出与第二时控反相器的输出进行导电连接。