公开(公告)号：CN116741778A

公开(公告)日：2023-09-12

申请号：CN202310548593.4

申请日：2023-05-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周雅琪 ,  张玮玲 ,  陈维仁 ,  卢麒友

IPC: H01L27/092 ,  H01L29/06 ,  H01L21/8238

Abstract: 本发明的实施例提供了一种器件，包括衬底，以及衬底中的第一阱区，第二阱区和伪区，其中伪区是位于第一阱区和第二阱区之间的非功能区。第一阱区被配置为接收第一电压，第二阱区被配置为接收不同于第一电压的第二电压。该器件还包括有源区，该有源区延伸穿过第一阱区的至少部分和伪区的至少部分，以及位于伪区且在第一栅极结构和第二栅极结构之间的至少一个隔离结构，第一栅极结构在该至少一个隔离结构的一侧的伪区中的有源区上方延伸，第二栅极结构在该至少一个隔离结构的另一侧。本发明的实施例还提供了一种制造半导体器件的方法。

公开(公告)号：CN109742075B

公开(公告)日：2021-12-31

申请号：CN201810239023.6

申请日：2018-03-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 巫俊昌 ,  郑智远 ,  陈思帆 ,  杨舜升 ,  张玮玲 ,  郭景森 ,  许峰嘉 ,  陈俊璋

IPC: H01L27/115 ,  H01L27/112 ,  H01L21/31

Abstract: 提供具有第一区域和第二区域的晶圆。第一形貌变化存在于第一区域和第二区域之间。在晶圆的第一区域上方和第二区域上方形成第一层。图案化第一层。图案化的第一层导致第二形貌变化存在于第一区域和第二区域之间。第二形貌变化比第一形貌变化更平滑。第二层形成在第一区域和第二区域上方。第二层的至少部分形成在图案化的第一层上方。本发明实施例涉及一种制造半导体器件的方法。

公开(公告)号：CN113889464A

公开(公告)日：2022-01-04

申请号：CN202011634686.1

申请日：2020-12-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张玮玲 ,  杨荣展 ,  田丽钧 ,  陈庭榆

IPC: H01L27/02 ,  H01L21/8238

Abstract: 本发明的实施例提供了一种集成电路、集成电路上的电源门控单元及其制造方法。电源门控单元包括：中心区域；围绕中心区域的周边区域；第一有源区域位于中心区域，所述第一有源区域在第一方向上具有第一宽度，所述第一宽度对应于在垂直于所述第一方向的第二方向上延伸的至少四个鳍结构；多个第二有源区域位于周边区域中，每个第二有源区域在第一方向上具有第二宽度，该第二宽度对应于在第二方向上延伸的至少一个且不超过三个的鳍结构。

公开(公告)号：CN110875307A

公开(公告)日：2020-03-10

申请号：CN201910962444.6

申请日：2019-08-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈顺利 ,  田丽钧 ,  陈庭榆 ,  张玮玲

IPC: H01L27/02 ,  H01L27/088

Abstract: 一种半导体单元结构包括四个晶体管、两个栅极条、四对导电区段以及多个水平布线。该两个栅极条中的每一个与第一类型主动区域和第二类型主动区域相交。第一导电区段设置为具有第一电源电压。第二导电区段设置为具有第二电源电压。第一栅极条导电地连接到第二导电区段。每个水平布线在一个或多个相应的交叉点上与一个或多个导电区段相交，同时在一个或多个相应的交叉点中的每一个处与一个或多个导电区段在导电上隔离。

公开(公告)号：CN113312869B

公开(公告)日：2024-07-12

申请号：CN202110184515.1

申请日：2021-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖柏嘉 ,  郭明璋 ,  高章瑞 ,  张玮玲 ,  陈维仁 ,  庄惠中 ,  斯帝芬·鲁苏 ,  鲁立忠

IPC: G06F30/392 ,  H01L27/092

Abstract: 本申请的实施例涉及集成电路器件、生成集成电路布局图的方法及系统。该方法包括将相邻的第一至第四有源区域定位在IC布局图的单元中，第一有源区域是n型或p型的第一类型，并且对应于第一鳍总数，第二有源区域是n型或p型的第二类型，并且对应于第二鳍总数，第三有源区域是第二类型并且对应于第三鳍总数，以及第四有源区域是第一类型并且对应于第四鳍总数。第一和第二鳍总数中的每个大于第三和第四鳍总数中的每个，并且定位第一、第二、第三或第四有源区域中的至少一个由处理器执行。

公开(公告)号：CN115528037A

公开(公告)日：2022-12-27

申请号：CN202210548119.7

申请日：2022-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄成铭 ,  黄文铎 ,  杨世匡 ,  张煜群 ,  陈世宪 ,  杨裕祥 ,  许祐凌 ,  林佳盛 ,  刘珀玮 ,  施宏霖 ,  张玮玲

IPC: H01L27/11521

Abstract: 本揭露提供一种记忆体装置及其制造方法。记忆体装置包含在装置的记忆体区域及逻辑区域二者内的晶体管元件。在记忆体区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层、在第一氮化层上的第二氧化层及在第二氧化层上的第二氮化层。在逻辑区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层及在第一氮化层上的第二氮化层。

公开(公告)号：CN114765105A

公开(公告)日：2022-07-19

申请号：CN202110744390.3

申请日：2021-07-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张玮玲 ,  王志谦 ,  郑智远 ,  陈思帆 ,  林建宏 ,  陈俊璋 ,  郭景森 ,  许峰嘉

IPC: H01L21/02 ,  H01L21/027 ,  H01L21/033

Abstract: 实施方式关于减少半导体基材中的电荷的方法。此方法包含沉积光阻于半导体基材上，以形成光阻层于半导体基材上。将光阻层曝光于辐射。使用显影剂溶液来显影光阻层。使用第一清洁液体来清洁半导体基材，以从光阻层洗去显影剂溶液。对半导体基材施加四甲基氢氧化铵溶液，以减少累积在半导体基材中的电荷。

公开(公告)号：CN109742075A

公开(公告)日：2019-05-10

申请号：CN201810239023.6

申请日：2018-03-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 巫俊昌 ,  郑智远 ,  陈思帆 ,  杨舜升 ,  张玮玲 ,  郭景森 ,  许峰嘉 ,  陈俊璋

IPC: H01L27/115 ,  H01L27/112 ,  H01L21/31

Abstract: 提供具有第一区域和第二区域的晶圆。第一形貌变化存在于第一区域和第二区域之间。在晶圆的第一区域上方和第二区域上方形成第一层。图案化第一层。图案化的第一层导致第二形貌变化存在于第一区域和第二区域之间。第二形貌变化比第一形貌变化更平滑。第二层形成在第一区域和第二区域上方。第二层的至少部分形成在图案化的第一层上方。本发明实施例涉及一种制造半导体器件的方法。

公开(公告)号：CN116454100A

公开(公告)日：2023-07-18

申请号：CN202210964190.3

申请日：2022-08-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 孔书砚 ,  刘家弘 ,  庄圣颉 ,  陈俊璋 ,  张玮玲 ,  刘铭棋 ,  曹淳凯

IPC: H01L27/146

Abstract: 本申请的实施例提供了图像传感器器件及其形成方法。方法包括：在衬底的背侧上形成掩模层，该衬底包括具有光电探测器的像素区域，晶体管位于衬底的前侧之上或之中；通过将掩蔽层暴露于图案化的光而在掩蔽层中形成掩蔽开口，掩模开口包括：掩蔽像素区域的掩蔽像素区域；以及从掩模像素区域向掩模交叉区域延伸的掩模突起区域；通过掩模开口蚀刻衬底，在衬底中形成衬底开口；在衬底开口中形成隔离结构。

公开(公告)号：CN115528044A

公开(公告)日：2022-12-27

申请号：CN202210685362.3

申请日：2022-06-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张玮玲 ,  陈志良 ,  庄惠中 ,  吴佳典 ,  高嘉鸿

IPC: H01L27/118 ,  H01L27/02

Abstract: 一种集成电路装置及其制造方法及系统，集成电路(integrated circuit，IC)装置包括电路区域、在电路区域上方的下部金属层、及在下部金属层上方的上部金属层。下部金属层包括沿着第一轴延长的多个下部导电图案。上部金属层包括沿着横向于第一轴的第二轴延长的多个上部导电图案。多个上部导电图案包括用以将电路区域电气耦接到电路区域外部的外部电路的至少一个输入或输出。上部金属层进一步包括与在多个上部导电图案之中的第一上部导电图案连续并且沿着第一轴从此第一上部导电图案突出的第一横向上部导电图案。第一横向上部导电图案是在多个下部导电图案之中的第一下部导电图案上方并且电气耦接到此第一下部导电图案。