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公开(公告)号：CN103050496A
公开(公告)日：2013-04-17
申请号：CN201210103818.7
申请日：2012-04-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/1156 , H01L21/265 , H01L21/28273 , H01L27/11558 , H01L28/60 , H01L29/788 , H01L29/7881
Abstract: 一种NVM器件包括具有第一区和第二区的半导体衬底。NVM器件包括形成在第一区内并被设计成可通过操作保留电荷的数据存储部件。NVM器件包括形成在第二区内并与数据存储结构耦合以用于数据操作的电容器。数据存储结构包括位于半导体衬底中的第一类型的第一掺杂阱。数据存储结构包括位于第一掺杂阱上的第一栅极介电部件。数据存储结构包括第一栅电极，被设置在第一栅极介电部件上并被配置为是浮置的。电容器包括第一类型的第二掺杂阱。电容器包括位于第二掺杂阱上的第二栅极介电部件。电容器还包括被设置在第二栅极介电部件上并与第一栅电极连接的第二栅电极。本发明还公开了用于单栅极非易失性存储器的结构及方法。
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公开(公告)号：CN115528037A
公开(公告)日：2022-12-27
申请号：CN202210548119.7
申请日：2022-05-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521
Abstract: 本揭露提供一种记忆体装置及其制造方法。记忆体装置包含在装置的记忆体区域及逻辑区域二者内的晶体管元件。在记忆体区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层、在第一氮化层上的第二氧化层及在第二氧化层上的第二氮化层。在逻辑区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层及在第一氮化层上的第二氮化层。
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公开(公告)号：CN113421883A
公开(公告)日：2021-09-21
申请号：CN202110110471.8
申请日：2021-01-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11519 , H01L27/11524 , H01L27/11565 , H01L27/1157
Abstract: 本公开的各种实施例针对一种集成芯片，其包括设置在衬底内的第一井区、第二井区和第三井区。第二井区在横向上在第一井区和第三井区之间。隔离结构设置在衬底内并且横向地围绕第一、第二和第三井区。浮置栅极上覆衬底并且从第一井区横向延伸到第三井区。介电结构设置在浮置栅极下方。位线写入区设置在第二井区内，并且包括设置在浮置栅极的相对侧上的源极/漏极区。位线读取区设置在第二井区域内，且与位线写入区横向地偏移非零距离，并且包括设置在浮置栅极的相对侧上的源极/漏极区域。
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公开(公告)号：CN107026173B
公开(公告)日：2020-09-18
申请号：CN201611202283.3
申请日：2016-12-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/11524 , H01L27/11568 , H01L27/1157
Abstract: 本发明的实施例提供一种半导体器件。半导体器件包含第一有源区、第二有源区和第三有源区、第一多晶硅区、第二多晶硅区、第三多晶硅区、第一掺杂区和第二掺杂区。第一有源区、第二有源区和第三有源区互相分离且平行。第一多晶硅区布置在第一有源区和第二有源区上方。第二多晶硅区布置在第一有源区和第二有源区上方。第三多晶硅区布置在第二有源区和第三有源区上方。第一掺杂区在第二有源区内且在第一多晶硅区和第二多晶硅区之间。第二掺杂区在第二有源区内且在第二多晶硅区和第三多晶硅区之间。本发明的实施例还提供了一种非易失性存储器阵列。
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Patent Agency Ranking
公开(公告)号：CN107026173A
公开(公告)日：2017-08-08
申请号：CN201611202283.3
申请日：2016-12-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/11524 , H01L27/11568 , H01L27/1157
CPC classification number: H01L27/11568 , H01L27/11521 , H01L27/11524 , H01L27/1157
Abstract: 本发明的实施例提供一种半导体器件。半导体器件包含第一有源区、第二有源区和第三有源区、第一多晶硅区、第二多晶硅区、第三多晶硅区、第一掺杂区和第二掺杂区。第一有源区、第二有源区和第三有源区互相分离且平行。第一多晶硅区布置在第一有源区和第二有源区上方。第二多晶硅区布置在第一有源区和第二有源区上方。第三多晶硅区布置在第二有源区和第三有源区上方。第一掺杂区在第二有源区内且在第一多晶硅区和第二多晶硅区之间。第二掺杂区在第二有源区内且在第二多晶硅区和第三多晶硅区之间。本发明的实施例还提供了一种非易失性存储器阵列。
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公开(公告)号：CN119403128A
公开(公告)日：2025-02-07
申请号：CN202411417951.9
申请日：2024-10-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B41/35
Abstract: 半导体器件包括非易失性存储器结构。与非易失性存储器结构耦合的半导体器件中的金属化层的布局被配置为在非易失性存储器结构中实现低电迁移可能性，特别是在与汽车和/或工业等苛刻应用相关的操作温度参数下。非易失性存储器结构与第一金属化层电耦合。第一金属化层将非易失性存储器结构与第二金属化层电耦合，第二金属化层被配置为用于非易失性存储器结构的写入位线金属化层。第一金属化层将非易失性存储器结构与第二金属化层上方的第三金属化层电耦合。第三金属化层被配置为用于非易失性存储器结构的读取位线金属化层。本申请的实施例还公开了形成半导体器件的方法。
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公开(公告)号：CN115241196A
公开(公告)日：2022-10-25
申请号：CN202210138376.3
申请日：2022-02-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11517 , H01L27/11521
Abstract: 一种集成晶片及其形成方法，在一些实施例中，本揭露是关于集成晶片(IC)，包括基板、设置于基板上方的悬浮栅电极、设置于悬浮栅电极上方的接触蚀刻终止层(CESL)结构、将悬浮栅电极与CESL结构分离的绝缘堆叠，绝缘堆叠包括设置于悬浮栅电极上方的第一阻剂保护层、设置于第一阻剂保护层上方的第二阻剂保护层、及将第一阻剂保护层与第二阻剂保护层分离的绝缘层。
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公开(公告)号：CN106653760A
公开(公告)日：2017-05-10
申请号：CN201610765878.3
申请日：2016-08-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521
CPC classification number: H01L27/1156 , G11C16/0433 , G11C2216/04 , H01L27/11524 , H01L27/11558 , H01L29/40114 , H01L29/42328 , H01L29/7883 , H01L27/11521
Abstract: 非易失性存储器结构包括半导体衬底以及该半导体衬底中的第一掺杂剂类型的第一层。该非易失性存储结构还包括第一层上方的第二掺杂剂类型的第一阱区、第一层上方并且与第一阱区间隔开的第二掺杂剂类型的第二阱区、以及设置在第一阱区与第二阱区之间并且向下延伸至第一层的第一掺杂剂类型的第三阱区。本发明还提供了非易失性存储器及其制造方法。
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公开(公告)号：CN103050496B
公开(公告)日：2016-01-27
申请号：CN201210103818.7
申请日：2012-04-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/1156 , H01L21/265 , H01L21/28273 , H01L27/11558 , H01L28/60 , H01L29/788 , H01L29/7881
Abstract: 一种NVM器件包括具有第一区和第二区的半导体衬底。NVM器件包括形成在第一区内并被设计成可通过操作保留电荷的数据存储部件。NVM器件包括形成在第二区内并与数据存储结构耦合以用于数据操作的电容器。数据存储结构包括位于半导体衬底中的第一类型的第一掺杂阱。数据存储结构包括位于第一掺杂阱上的第一栅极介电部件。数据存储结构包括第一栅电极，被设置在第一栅极介电部件上并被配置为是浮置的。电容器包括第一类型的第二掺杂阱。电容器包括位于第二掺杂阱上的第二栅极介电部件。电容器还包括被设置在第二栅极介电部件上并与第一栅电极连接的第二栅电极。本发明还公开了用于单栅极非易失性存储器的结构及方法。
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