公开(公告)号：CN114267632A

公开(公告)日：2022-04-01

申请号：CN202110259090.6

申请日：2021-03-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 施宏霖 ,  刘铭棋 ,  卢玠甫

IPC: H01L21/768

Abstract: 一种集成芯片(IC)，包括：导电结构，沿着半导体衬底的第一侧设置在介电结构内；绝缘结构，沿着所述半导体衬底的内侧壁设置，所述半导体衬底的所述内侧壁延伸穿过所述半导体衬底；阻挡层，沿着所述绝缘结构的内侧壁设置；以及衬底穿孔(TSV)，包括第一部分及第二部分，所述第一部分从所述半导体衬底的第二侧延伸到从所述绝缘结构的所述内侧壁向外突出的所述绝缘结构的水平延伸表面，所述第二部分从所述第一部分延伸到所述导电结构，并且所述第二部分的最大宽度小于所述第一部分的最大宽度。

公开(公告)号：CN113889457A

公开(公告)日：2022-01-04

申请号：CN202110736326.0

申请日：2021-06-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 施宏霖 ,  吴尉壮 ,  杨世匡 ,  林杏芝 ,  刘人诚

IPC: H01L23/528 ,  H01L21/768 ,  H01L27/146

Abstract: 本发明涉及一种集成芯片。该集成芯片包括半导体器件，沿着半导体衬底的第一侧布置。半导体衬底包括从半导体衬底的第一侧延伸至相对的半导体衬底的第二侧的一个或者多个侧壁。介电衬垫衬在半导体衬底的一个或者多个侧壁上。贯穿衬底通孔(TSV)布置在一个或者多个侧壁之间，并且通过介电衬垫与半导体衬底分隔开。TSV具有在距第二侧第一距离处的第一宽度，和在距第二侧第二距离处的第二宽度。第一宽度小于第二宽度，并且第一距离小于第二距离。本申请的实施例提供了集成芯片及其形成方法。

公开(公告)号：CN110957326A

公开(公告)日：2020-04-03

申请号：CN201910870363.3

申请日：2019-09-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄文铎 ,  李秉澄 ,  施宏霖 ,  刘珀玮 ,  许佑凌 ,  才永轩 ,  林佳盛 ,  杨世匡

IPC: H01L27/11521 ,  H01L27/11526 ,  H01L27/11568 ,  H01L27/11573 ,  H01L23/50

Abstract: 本申请的各个实施例涉及一种集成存储器芯片，包括具有带状单元架构的存储器阵列，该带状单元架构减少了不同带状单元类型的数量并且减小了带状线密度。在一些实施例中，存储器阵列限于三种不同类型的带状单元：源极线/擦除栅极(SLEG)带状单元；控制栅极/字线(CGWL)带状单元；和字线带状单元。少量不同的带状单元类型简化了存储器阵列的设计，并且还简化了相应互连结构的设计。此外，在一些实施例中，三种不同的带状单元类型将字线、擦除栅极和控制栅极电耦合到互连结构的不同金属化层中的相应带状线。通过在不同的金属化层之间铺展带状线，减小了带状线密度。本发明的实施例还涉及集成芯片及其形成方法。

公开(公告)号：CN108807395A

公开(公告)日：2018-11-13

申请号：CN201711282621.3

申请日：2017-12-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨世匡 ,  施宏霖 ,  邱捷飞 ,  刘珀玮 ,  黄文铎 ,  许祐凌 ,  才永轩

IPC: H01L27/11521

CPC classification number: H01L27/11521 ,  H01L29/40114 ,  H01L29/42344 ,  H01L29/78

Abstract: 半导体器件包括非易失性存储器。非易失性存储器包括设置在衬底上的第一介电层、设置在第一介电层上的浮置栅极、控制栅极、设置在浮置栅极和控制栅极之间的第二介电层、设置在堆叠结构的相对侧上的侧壁间隔件，该堆叠结构包括浮置栅极、第二介电层和控制栅极，以及分别设置在堆叠结构的侧上的擦除栅极和选择栅极。擦除栅极的上表面和与擦除栅极接触的侧壁间隔件的一个在擦除栅极的上表面和侧壁间隔件的一个的接触点处形成角度θ1，其中，从擦除栅极的上表面测量，‑90°

公开(公告)号：CN105321951A

公开(公告)日：2016-02-10

申请号：CN201410770312.0

申请日：2014-12-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 施宏霖 ,  才永轩 ,  曹淳凯 ,  刘珀玮 ,  黄文铎 ,  许祐凌

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/76224 ,  H01L29/0649 ,  H01L29/42324 ,  H01L29/4916 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66825

Abstract: 本发明涉及非易失性存储单元结构和相关方法。非易失性存储单元包括具有通过浮栅桥连接在一起的浮置栅极的彼此间隔开的两个晶体管。在操作过程中，非易失性存储器单元从第一晶体管编程和擦除并且从另一个第二晶体管读出。由于两个晶体管的浮置栅极连接在一起并且与其他的周围的层绝缘，存储的电荷可以受到第一晶体管的控制并且影响第二晶体管的阈值。

公开(公告)号：CN112750751B

公开(公告)日：2024-09-13

申请号：CN202010661732.0

申请日：2020-07-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 施宏霖

IPC: H01L21/762 ,  H01L21/763 ,  H01L27/12 ,  H01L29/78

Abstract: 本发明实施例涉及一种集成芯片及其形成方法，集成芯片包括绝缘体上硅衬底，绝缘体上硅衬底具有位于有源层与基础层之间的绝缘体层。半导体器件及浅沟槽隔离结构设置在绝缘体上硅衬底的前侧上。半导体芯结构连续地环绕半导体器件且穿过浅沟槽隔离结构并朝绝缘体上硅衬底的后侧延伸。第一绝缘体衬垫部分及第二绝缘体衬垫部分环绕半导体芯结构的第一最外侧壁及第二最外侧壁。第一绝缘体衬垫部分及第二绝缘体衬垫部分分别具有第一突起及第二突起。第一突起及第二突起配置在浅沟槽隔离结构与绝缘体上硅衬底的绝缘体层之间。

公开(公告)号：CN110957322B

公开(公告)日：2022-09-20

申请号：CN201910512187.6

申请日：2019-06-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 许祐凌 ,  李秉澄 ,  施宏霖 ,  刘珀玮 ,  黄文铎 ,  才永轩 ,  林佳盛 ,  杨世匡

IPC: H01L27/11517 ,  H01L27/11521 ,  H01L27/11558

Abstract: 本申请的各种实施例涉及控制栅极布局，以改善字线的蚀刻工艺窗口。在一些实施例中，集成芯片包括存储器阵列、擦除栅极、字线和控制栅极。存储器阵列包括多个行和多个列中的多个单元。擦除栅极和字线沿着存储器阵列的行平行地伸长。控制栅极沿着行伸长，并且位于擦除栅极和字线之间并与擦除栅极和字线相邻。此外，控制栅极具有朝向擦除栅极和字线突出的焊盘区。由于焊盘区朝向擦除栅极和字线突出，所以焊盘区的宽度在控制栅极的字线侧和擦除栅极侧之间扩展。本发明的实施例涉及控制栅极带状布局以改进字线蚀刻工艺窗口。

公开(公告)号：CN110957326B

公开(公告)日：2022-09-06

申请号：CN201910870363.3

申请日：2019-09-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄文铎 ,  李秉澄 ,  施宏霖 ,  刘珀玮 ,  许佑凌 ,  才永轩 ,  林佳盛 ,  杨世匡

IPC: H01L27/11521 ,  H01L27/11526 ,  H01L27/11568 ,  H01L27/11573 ,  H01L23/50

Abstract: 本申请的各个实施例涉及一种集成存储器芯片，包括具有带状单元架构的存储器阵列，该带状单元架构减少了不同带状单元类型的数量并且减小了带状线密度。在一些实施例中，存储器阵列限于三种不同类型的带状单元：源极线/擦除栅极(SLEG)带状单元；控制栅极/字线(CGWL)带状单元；和字线带状单元。少量不同的带状单元类型简化了存储器阵列的设计，并且还简化了相应互连结构的设计。此外，在一些实施例中，三种不同的带状单元类型将字线、擦除栅极和控制栅极电耦合到互连结构的不同金属化层中的相应带状线。通过在不同的金属化层之间铺展带状线，减小了带状线密度。本发明的实施例还涉及集成芯片及其形成方法。

公开(公告)号：CN112750751A

公开(公告)日：2021-05-04

申请号：CN202010661732.0

申请日：2020-07-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 施宏霖

IPC: H01L21/762 ,  H01L21/763 ,  H01L27/12 ,  H01L29/78

Abstract: 本发明实施例涉及一种集成芯片及其形成方法，集成芯片包括绝缘体上硅衬底，绝缘体上硅衬底具有位于有源层与基础层之间的绝缘体层。半导体器件及浅沟槽隔离结构设置在绝缘体上硅衬底的前侧上。半导体芯结构连续地环绕半导体器件且穿过浅沟槽隔离结构并朝绝缘体上硅衬底的后侧延伸。第一绝缘体衬垫部分及第二绝缘体衬垫部分环绕半导体芯结构的第一最外侧壁及第二最外侧壁。第一绝缘体衬垫部分及第二绝缘体衬垫部分分别具有第一突起及第二突起。第一突起及第二突起配置在浅沟槽隔离结构与绝缘体上硅衬底的绝缘体层之间。

公开(公告)号：CN110957323A

公开(公告)日：2020-04-03

申请号：CN201910916823.1

申请日：2019-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨世匡 ,  李秉澄 ,  施宏霖 ,  刘珀玮 ,  黄文铎 ,  许佑凌 ,  才永轩 ,  林佳盛

IPC: H01L27/11519 ,  H01L27/11521 ,  H01L27/115

Abstract: 本申请的各个实施例涉及一种集成存储器芯片，集成存储器芯片具有用于减小漏电流的增强的器件区布局和扩大的字线蚀刻工艺窗口(例如，增强的字线蚀刻弹性)。在一些实施例中，集成存储器芯片包括衬底、控制栅极、字线和隔离结构。衬底包括第一源极/漏极区。控制栅极和字线位于衬底上。子线位于第一源极/漏极区和控制栅极之间并且与第一源极/漏极区和控制栅极相邻，并且沿着字线的长度伸长。隔离结构延伸到衬底中并且具有第一隔离结构侧壁。第一隔离结构侧壁沿着字线的长度横向延伸并且位于字线下面。本发明的实施例还涉及集成芯片及其形成方法。