公开(公告)号：CN105378933B

公开(公告)日：2018-11-16

申请号：CN201480038882.9

申请日：2014-07-02

Applicant: 松下知识产权经营株式会社

Inventor： 山下胜重 ,  青木成刚

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/4916 ,  H01L29/7832

Abstract: 半导体装置具有形成于主体区域内部并与主体区域电连接的第二导电型的背栅电极，进行从漏极区域向源极区域和从源极区域向漏极区域的双向的电流控制，背栅电极的薄膜电阻值小于主体区域的薄膜电阻值，源极区域和漏极区域以即使对源极区域和漏极区域之间施加最大动作电压时在源极区域和背栅电极之间也不产生击穿现象的间隔配置。

公开(公告)号：CN108630540A

公开(公告)日：2018-10-09

申请号：CN201710180158.5

申请日：2017-03-24

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 张先明 ,  唐凌 ,  袁雷兵 ,  豆峰 ,  陈峰

IPC: H01L21/331 ,  H01L21/285 ,  H01L29/739

CPC classification number: H01L29/41775 ,  H01L21/28247 ,  H01L21/28568 ,  H01L21/31144 ,  H01L24/05 ,  H01L29/41741 ,  H01L29/4236 ,  H01L29/4916 ,  H01L2224/04042 ,  H01L2224/05017 ,  H01L2224/05019 ,  H01L2224/05124

Abstract: 本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。该制造方法包括：提供半导体结构，该半导体结构包括：有源区和位于该有源区内的栅极结构，该栅极结构至少包括栅极，该有源区露出该栅极的上表面；在该栅极的上表面上形成表面绝缘物层；在该半导体结构上形成图案化的层间电介质层，该层间电介质层覆盖表面绝缘物层，并且具有露出有源区的一部分的第一通孔；以及形成穿过该第一通孔且与有源区接触的导电接触层。本发明可以减小导电接触层与栅极之间可能产生的漏电流，从而可以改善器件性能。

公开(公告)号：CN105489481B

公开(公告)日：2018-08-03

申请号：CN201610018432.4

申请日：2016-01-13

Applicant: 成都芯源系统有限公司

Inventor： 连延杰

IPC: H01L21/28

CPC classification number: H01L29/401 ,  H01L21/02129 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02274 ,  H01L21/0228 ,  H01L21/28158 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/32055 ,  H01L21/32135 ,  H01L21/32139 ,  H01L29/42364 ,  H01L29/42368 ,  H01L29/4916 ,  H01L29/66681 ,  H01L29/7816

Abstract: 公开了种阶梯型厚栅氧化层的制作方法。该制作方法可以减少阶梯型厚栅氧化层制作工艺中的掩膜数,降低高压BCD工艺中高压器件的制作成本。此外,采用该制作方法,阶梯型厚栅氧化层的尺寸易于控制,有利于改善整个高压器件的性能,且厚栅氧化层的总厚度可以达到3000埃以上,可承受更高的电压。

公开(公告)号：CN105321951B

公开(公告)日：2018-07-20

申请号：CN201410770312.0

申请日：2014-12-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 施宏霖 ,  才永轩 ,  曹淳凯 ,  刘珀玮 ,  黄文铎 ,  许祐凌

IPC: H01L29/49 ,  H01L21/336 ,  H01L27/11521 ,  H01L21/762 ,  H01L21/28 ,  H01L29/51 ,  H01L29/423 ,  H01L29/06

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/76224 ,  H01L29/0649 ,  H01L29/42324 ,  H01L29/4916 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66825

Abstract: 本发明涉及非易失性存储单元结构和相关方法。非易失性存储单元包括具有通过浮栅桥连接在一起的浮置栅极的彼此间隔开的两个晶体管。在操作过程中，非易失性存储器单元从第一晶体管编程和擦除并且从另一个第二晶体管读出。由于两个晶体管的浮置栅极连接在一起并且与其他的周围的层绝缘，存储的电荷可以受到第一晶体管的控制并且影响第二晶体管的阈值。

公开(公告)号：CN108281427A

公开(公告)日：2018-07-13

申请号：CN201710011191.5

申请日：2017-01-06

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 仇圣棻 ,  陈亮 ,  周朝锋 ,  李晓波

IPC: H01L27/11524 ,  H01L27/11529 ,  H01L21/764

CPC classification number: H01L27/11521 ,  H01L21/32139 ,  H01L21/764 ,  H01L29/0649 ,  H01L29/42328 ,  H01L29/4916 ,  H01L29/66825 ,  H01L29/788

Abstract: 一种闪存器件及其制造方法，制造方法包括：提供衬底、位于衬底上的分立的位线、位于位线顶部上的第一介质层、以及位于第一介质层上的浮栅结构，相邻位线与衬底之间构成沟槽，所述沟槽内填充有牺牲层，且牺牲层顶部高于位线顶部；在浮栅结构顶部和侧壁上以及牺牲层顶部上形成第二介质层；在第二介质层上形成控制栅层；图形化所述控制栅层形成控制栅结构，所述控制栅结构露出部分第二介质层；去除所述控制栅结构露出的第二介质层、浮栅结构以及第一介质层，暴露出部分牺牲层顶部；在暴露出部分牺牲层顶部之后，去除所述牺牲层，相邻位线与所述衬底之间构成空气间隙。本发明改善相邻位线之间的电学干扰问题，优化形成的闪存器件的电学性能。

公开(公告)号：CN104517642B

公开(公告)日：2018-05-25

申请号：CN201410406306.7

申请日：2014-08-18

Applicant: 力旺电子股份有限公司

Inventor： 蔡裕雄

IPC: G11C16/02 ,  G11C16/06

CPC classification number: H01L27/11558 ,  G11C5/147 ,  G11C7/12 ,  G11C16/0408 ,  G11C16/0433 ,  G11C16/28 ,  G11C16/30 ,  H01L21/28273 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/42328 ,  H01L29/4916

Abstract: 一种运用于快闪存储器的偏压产生器及其相关控制方法。该快闪存储器的偏压电压产生器，产生一控制电压以及一源极线电压至一存储器阵列，该偏压电压产生器包括：一参考电压产生电路，接收一编程信号或者一抹除信号并据以产生一参考电压，其中，当该参考电压产生电路接收该编程信号时，该参考电压具备一正温度系数；以及当该参考电压产生电路接收该抹除信号时，该参考电压具备一负温度系数；以及，一电压转换电路，接收该参考电压并据以转换为该控制电压以及该源极线电压，其中该电压转换电路将该参考电压提高一第一倍率后成为该源极线电压，以及该电压转换电路将该参考电压提高一第二倍率后成为该控制电压。

公开(公告)号：CN107924950A

公开(公告)日：2018-04-17

申请号：CN201680047387.3

申请日：2016-03-10

Applicant: 美国联合碳化硅公司

Inventor： 阿努普·巴拉 ,  莱昂尼德·富尔辛

IPC: H01L29/78 ,  H01L29/12

CPC classification number: H01L29/1608 ,  H01L27/0629 ,  H01L29/1095 ,  H01L29/1602 ,  H01L29/2003 ,  H01L29/407 ,  H01L29/42312 ,  H01L29/42364 ,  H01L29/4916 ,  H01L29/51 ,  H01L29/7803 ,  H01L29/7813 ,  H01L29/7828 ,  H01L29/861

Abstract: 采用栅极-源极短路模式的单片集成MOS沟道作为功率MOSFET的第三象限传导路径的二极管。MOS二极管和MOSFET可以构造成包括分裂单元和沟槽的各种配置。器件可以由碳化硅、氮化镓、氮化铝、氮化铝镓、金刚石或类似的半导体形成。MOS二极管的低存储电容和低拐点电压可以通过多种方式实现。MOS二极管可以用沟道迁移率增强材料来实现，并且/或者具有非常薄的/高的介电常数的栅极电介质。MOSFET栅极导体和MOS二极管栅极导体可以由掺杂有相反掺杂剂类型的多晶硅制成。MOS二极管电介质的表面可以被注入铯。

公开(公告)号：CN107895695A

公开(公告)日：2018-04-10

申请号：CN201710741291.3

申请日：2017-08-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈昭雄 ,  范富杰 ,  陈奕寰 ,  郑光茗 ,  霍克孝 ,  刘思贤

IPC: H01L21/3105 ,  H01L21/321

CPC classification number: H01L21/30604 ,  H01L21/31053 ,  H01L29/0653 ,  H01L29/1054 ,  H01L29/42368 ,  H01L29/4916 ,  H01L29/7833 ,  H01L21/31051 ,  H01L21/3212

Abstract: 本发明实施例涉及一种为改善层间介电层经化学机械研磨的碟状效应的悬浮格状冠型多晶硅，具体涉及一种集成电路IC及一种用于制造所述集成电路的方法。多晶硅层形成于衬底的第一区域上方且具有相对于彼此堆积以界定第一堆积密度的多个多晶硅结构。虚拟层形成于所述衬底的第二区域上方且具有相对于彼此堆积以界定第二堆积密度的多个虚拟结构，其中所述第一堆积密度及第二堆积密度基本上是类似的。层间介电层形成于所述衬底的所述第一区域及第二区域上方。在形成所述层间介电层之后，通常由所述第一堆积密度及第二堆积密度抑制与化学机械研磨并发的所述衬底的至少第二区域的碟状效应。

公开(公告)号：CN104934424B

公开(公告)日：2018-04-06

申请号：CN201510126062.1

申请日：2015-03-20

Applicant: 意法半导体(鲁塞)公司

Inventor： M·巴蒂斯塔 ,  F·塔耶特

IPC: H01L29/49 ,  H01L27/11 ,  H01L27/088 ,  H01L29/51 ,  H01L21/8234 ,  G11C16/04 ,  G11C16/08 ,  G11C11/418 ,  G11C14/00 ,  G11C11/412

CPC classification number: H01L27/1104 ,  G11C11/4125 ,  G11C11/418 ,  G11C14/0063 ,  G11C16/045 ,  G11C16/08 ,  H01L21/823462 ,  H01L27/088 ,  H01L29/4916 ,  H01L29/513

Abstract: 一种集成结构包括具有覆在第一栅极电介质之上的第一可控栅极区域的第一MOS晶体管以及邻近第一MOS晶体管并且具有覆在第一栅极电介质之上的第二可控栅极区域的第二MOS晶体管。公共传导区域覆在第一栅极区域和第二栅极区域之上并且通过第二栅极电介质与其分离。公共传导区域包括定位在第一栅极区域和第二栅极区域的部分之上的连续元件以及从连续元件朝向衬底向下延伸直到第一栅极电介质的分支。分支被定位在第一栅极区域和第二栅极区域之间。

公开(公告)号：CN105027295B

公开(公告)日：2018-02-06

申请号：CN201480013055.4

申请日：2014-07-24

Applicant: 富士电机株式会社

Inventor： 小川惠理

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/316 ,  H01L29/423 ,  H01L29/49 ,  H01L29/739

CPC classification number: H01L29/7397 ,  H01L21/02164 ,  H01L21/02211 ,  H01L21/02271 ,  H01L21/28035 ,  H01L29/0619 ,  H01L29/0804 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41708 ,  H01L29/4236 ,  H01L29/4916 ,  H01L29/66348

Abstract: 在n型的半导体基板(14)的一个主面的表面层设置形成了n+型发射区(19)的p型基区(17)以及未形成n+型发射区(19)的p型浮置区(16)。p型基区(17)和p型浮置区(16)通过沟槽(15)而分离。通过层间绝缘膜(25)覆盖p型浮置区(16)，并且设置连接到p型基区(17)和n+型发射区(19)的发射电极(24)。在沟槽(15)内部，以夹着被绝缘膜(23)包围的空洞(26)的方式沿着沟槽(15)的两个侧壁的区域设置两个分割而成的多晶硅电极(21，22)，多晶硅电极(21，22)分别连接到不同的电极。由此，确保沟槽(15)内部的多晶硅电极(21，22)之间的绝缘并寻求降低应力的同时，能够抑制栅极电容的增加。